Technical Reference · Tài liệu kỹ thuật

Cách một con chip ra đời - từ tấm wafer silicon tới chiếc smartphone trên tay bạn

Tài liệu này mô tả chi tiết quy trình sản xuất bán dẫn hiện đại, dựa trên sơ đồ Semiconductor Manufacturing Process của Tokyo Electron (TEL). Mỗi bước được giữ nguyên thuật ngữ chuyên ngành tiếng Anh kèm giải nghĩa tiếng Việt và minh họa SVG, giúp người mới tiếp cận có thể nắm được toàn cảnh ngành công nghiệp 600 tỷ USD này.

Phạm vi

Front-end + Back-end

Số bước chính

11 công đoạn

Sơ đồ minh họa

12 hình SVG

Đối tượng

Sinh viên · Kỹ sư mới ra trường

01 Overview

Tổng quan quy trình Hai luồng chính: Front-end (chế tạo trên wafer) và Back-end (đóng gói & kiểm thử)

Sản xuất một con chip hiện đại không phải là một quy trình mà là hàng nghìn bước nhỏ lặp đi lặp lại, được nhóm thành hai giai đoạn lớn: Wafer Process (Front-end) tạo ra các transistor và đường nối ngay trên tấm silicon, và Assembly & Test Process (Back-end) cắt, kiểm thử, đóng gói chip thành sản phẩm hoàn chỉnh.

Một wafer 300 mm có thể chứa hàng trăm tới hàng nghìn chip; mỗi chip có hàng tỷ transistor được khắc với độ chính xác cỡ vài nanometer - bằng 1/10.000 độ dày sợi tóc.

Hình 1. Hai luồng chính của quy trình. Front-end (xanh lam) lặp lại 4 bước cốt lõi 30-80 lần để xây dựng nhiều lớp transistor và dây nối. Back-end (xanh lá) cắt wafer ra, kiểm thử và đóng gói thành chip thương phẩm.

02 Front-end · Step 1

Deposition Lắng đọng - phủ các lớp màng mỏng vật liệu lên bề mặt wafer

Mọi thứ bắt đầu với một silicon wafer - đĩa silicon tinh khiết được cắt từ một thỏi đơn tinh thể (single-crystal ingot), đường kính chuẩn hiện nay là 300 mm (12 inch) và dày khoảng 0,775 mm.[24] Bề mặt được mài và đánh bóng đến độ phẳng nguyên tử.

Tại bước Deposition, người ta phủ lên bề mặt wafer những lớp màng mỏng (thin film) cực mỏng - chỉ vài nanometer tới vài trăm nanometer - gồm 3 nhóm vật liệu chính:

Silicon Dioxide (SiO₂)

Điôxít silic, vai trò cách điện (insulator). Là cực gate của transistor, ngăn cách các tầng dây dẫn.

Silicon Nitride (Si₃N₄)

Nitrua silic, dùng làm lớp chặn (barrier) hoặc mặt nạ cứng (hard mask) trong các bước etching tiếp theo.

Metal Films

Đồng (Cu), Vonfram (W), Cobalt - dùng làm dây dẫn nối các transistor với nhau.

High-k / Low-k dielectrics

Các vật liệu cách điện đặc biệt như HfO₂ (high-k cho gate) và carbon-doped oxide (low-k cho liên kết).

Ba phương pháp lắng đọng - Three deposition techniques

Thermal Oxidation · Oxy hóa nhiệt

Nung wafer trong lò ở nhiệt độ ~1000°C với khí O₂ hoặc hơi nước. Bề mặt silicon phản ứng tự nhiên với oxy tạo ra một lớp SiO₂ mọc ra từ chính silicon. Đơn giản nhưng chỉ tạo được SiO₂. Thiết bị tiêu biểu: TELINDY PLUS - hệ thống xử lý nhiệt theo lô của TEL, có thể chứa 125 wafer mỗi lô và đảm nhiệm cả oxy hóa, anneal lẫn LPCVD/ALD theo lô.[29]

CVD · Chemical Vapor Deposition

Lắng đọng hơi hóa học. Bơm hỗn hợp khí tiền chất (precursor gases) vào buồng chứa wafer; các khí phản ứng hóa học trên bề mặt nóng tạo thành màng rắn.[19] Là phương pháp phổ thông nhất, có nhiều biến thể: PECVD, LPCVD, MOCVD… Thiết bị tiêu biểu: Episode 1 - nền tảng lắng đọng đơn wafer của TEL ra mắt 7/2024, tích hợp tới 8 module trong cùng một hệ thống cho phép thực hiện liên tiếp nhiều quá trình.[29]

ALD · Atomic Layer Deposition

Lắng đọng từng lớp nguyên tử. Mỗi chu kỳ chỉ thêm đúng một lớp nguyên tử bằng cách bơm xen kẽ hai khí tiền chất tự giới hạn.[18] Cực kỳ chính xác, đắt và chậm, nhưng bắt buộc cho các nút công nghệ tiên tiến (≤ 7 nm). Thiết bị tiêu biểu: NT333 - hệ ALD bán-lô đầu tiên của TEL (từ 2012), kiểm soát chiều dày dưới 1 Å[29], sử dụng spatial ALD (xoay đế thay vì xen kẽ thời gian) cho năng suất cao.

TEL TELINDY PLUS thermal processing system — **Ảnh 1. TELINDY PLUS** · Thermal Processing System (300 mm) - hệ xử lý nhiệt batch hàng đầu trong ngành, đã có **hơn 10.000 hệ** được giao hàng trên toàn thế giới. Đảm nhiệm oxy hóa nhiệt, anneal, LPCVD và ALD theo lô. *Image © Tokyo Electron Ltd.*

Hình 2. Mặt cắt ngang wafer qua từng giai đoạn deposition. Lớp silicon (xám) là chất nền; lớp SiO₂ (xanh) là cách điện; lớp kim loại (cam) là dây dẫn. Chiều dày vẽ được phóng đại - thực tế chỉ vài nm tới vài trăm nm.

Thiết bị TEL tiêu biểu · Equipment

TELINDY PLUSthermal NT333ALD Episode 1single wafer

03 Front-end · Step 2

Lithography Quang khắc - in mẫu mạch lên wafer bằng tia UV

Lithography (gốc tiếng Hy Lạp: lithos = đá, graphein = viết) là kỹ thuật "chụp ảnh" mẫu mạch tích hợp lên wafer. Đây là bước đắt nhất, phức tạp nhất và là yếu tố quyết định nút công nghệ (process node - 7 nm, 5 nm, 3 nm…).

Lithography gồm 3 bước con: Photoresist Coating → Exposure → Development.

3.1 · Photoresist Coating - Phủ chất cảm quang

Photoresist · Chất cảm quang

Một loại polymer hữu cơ nhạy với tia UV: khi bị chiếu sáng, các liên kết hóa học của nó thay đổi, khiến vùng phơi sáng tan (hoặc không tan) trong dung dịch hiển. Có 2 loại: positive (vùng phơi sáng tan) và negative (vùng phơi sáng trở nên cứng hơn).

Wafer được đặt trên bàn quay (chuck), nhỏ một giọt photoresist ở trung tâm, rồi quay với tốc độ ~3000 vòng/phút[16] - gọi là spin coating. Lực ly tâm trải đều photoresist thành lớp mỏng đồng nhất chỉ vài trăm nanometer. Cả hai bước phủ và hiển thị thường được tích hợp trong cùng một máy gọi là coater/developer; thiết bị tiêu biểu: CLEAN TRACK LITHIUS Pro Z (cho nút ≤ 10 nm, dùng với DUV và EUV thường) và bản nâng cấp CLEAN TRACK LITHIUS Pro DICE (ra mắt 12/2025, đi kèm High-NA EUV với công nghệ kiểm soát defect tiên tiến). TEL chiếm ~90% thị phần coater/developer toàn cầu và gần 100% phân khúc High-NA EUV.[30]

TEL CLEAN TRACK LITHIUS Pro Z coater/developer — **Ảnh 2. CLEAN TRACK LITHIUS Pro Z** · Coater/Developer - thiết bị chủ lực cho nút công nghệ ≤ 10 nm với DUV immersion và EUV thường, throughput 300 wafer/giờ. *Image © Tokyo Electron Ltd.*

TEL CLEAN TRACK LITHIUS Pro DICE coater/developer for High-NA EUV — **Ảnh 3. CLEAN TRACK LITHIUS Pro DICE** · Coater/Developer - phát hành 12/2025, hỗ trợ High-NA EUV. Throughput inline lên tới 440 wafer/giờ, kiểm soát defect tiên tiến. *Image © Tokyo Electron Ltd.*

3.2 · Exposure - Phơi sáng qua mặt nạ

Một thiết bị tên stepper (hoặc scanner) chiếu tia UV qua một tấm photomask (còn gọi là reticle) - đó là tấm kính thạch anh có hoa văn chrome mang chính xác mẫu mạch cần khắc. Tia UV xuyên qua các vùng trong suốt và đập vào photoresist bên dưới, làm thay đổi tính chất hóa học của nó.

Bước sóng & thế hệ máy quang khắc

DUV (Deep UV): 193 nm - ArF excimer laser, dùng cho nút ≥ 7 nm.[16] EUV (Extreme UV): 13.5 nm - bước sóng cực ngắn, dùng cho nút ≤ 5 nm.[17] Máy EUV hiện chỉ do ASML (Hà Lan) sản xuất: thế hệ Low-NA (NXE series) ~183 triệu USD/máy; thế hệ mới High-NA (EXE series) ~380 triệu USD/máy.[9]

ArF excimer laser source for DUV photolithography — **Ảnh 4. ArF Excimer Laser** · DUV Light Source (193 nm) - nguồn sáng cực tím sâu cho lithography. Các nhà sản xuất chính: *Cymer* (thuộc ASML từ 2013) và *Gigaphoton* (Nhật). Độ ổn định bước sóng và năng lượng xung là yếu tố quyết định độ phân giải pattern in lên photoresist. *Image: ArF excimer laser system (generic reference photo).*

3.3 · Development - Hiển thị mẫu

Wafer được ngâm trong dung dịch developer (thường là TMAH - tetramethylammonium hydroxide[16]). Phần photoresist đã phơi sáng (với loại positive) sẽ tan ra, để lại một khuôn 3D bằng polymer trên bề mặt - chính là mặt nạ vật lý cho bước etching tiếp theo.

Hình 3. Ba bước con của lithography. Sau development, photoresist (hồng) còn lại trên wafer tạo thành mặt nạ vật lý với các "cửa sổ" mở đúng theo mẫu mạch - sẵn sàng cho bước etching.

Thiết bị TEL · Coater / Developer (TEL không sản xuất stepper)

CLEAN TRACK LITHIUS Pro DICE CLEAN TRACK LITHIUS Pro Z

04 Front-end · Step 3

Etching Ăn mòn - loại bỏ vật liệu theo đúng mẫu lithography đã tạo

Sau lithography, wafer có một mặt nạ photoresist với các cửa sổ mở. Bước Etching sẽ "khắc" vật liệu bên dưới (SiO₂, Si₃N₄, silicon, kim loại…) ở những vùng không được photoresist bảo vệ - tạo ra cấu trúc 3D của transistor và đường nối.

Dry Etching · Plasma Etch

Dùng plasma (khí ion hóa) phản ứng và "bắn phá" bề mặt. Anisotropic = ăn mòn thẳng đứng, tạo thành vách dốc rất nét. Là phương pháp chủ đạo hiện nay. Biến thể: RIE, ICP, ALE.[20] TEL: Tactras (từ 2006, đến nay vẫn được tinh chỉnh) và Episode UL (2020, cấu hình tới 12 buồng).[31]

Wet Etching

Ngâm wafer trong dung dịch hóa chất (HF, KOH…). Isotropic = ăn mòn theo mọi hướng, kể cả ngang dưới photoresist. Dùng cho các bước cần độ chọn lọc cao và không cần độ phân giải nhỏ.

Gas Chemical Etch

Phản ứng pha khí không có plasma. Cực kỳ nhẹ nhàng, ít gây hư hại lớp dưới - quan trọng cho FinFET, GAA và các cấu trúc 3D mỏng manh. TEL: Certas LEAGA - hệ etch hóa khí không plasma, watermark-free, phù hợp cấu trúc 3D có aspect ratio cao.[31]

Atomic Layer Etch · ALE

Ăn mòn từng lớp nguyên tử. Bản đối xứng của ALD: gỡ bỏ chính xác một lớp nguyên tử mỗi chu kỳ. Cần thiết cho nút ≤ 3 nm.

TEL Tactras plasma etch system — **Ảnh 5. Tactras** · Plasma Etch System (300 mm) - hệ plasma etch dạng cluster hình chữ nhật, ra mắt từ 2006 và liên tục được nâng cấp. Có thể tích hợp tới 6 buồng xử lý, mỗi buồng tối ưu cho một loại etch khác nhau (dielectric, conductor, RIE, BEOL). *Image © Tokyo Electron Ltd.*

Hình 4. Plasma etching loại bỏ SiO₂ ở những vùng không có photoresist bảo vệ. Hướng ăn mòn thẳng đứng (anisotropic) tạo ra vách thành rất sắc nét, chính xác đến từng nanometer.

Thiết bị TEL · Etch systems

Tactrasplasma Episode ULplasma Certas LEAGAgas chemical

05 Front-end · Step 4

Ashing & Cleaning Tro hóa & Làm sạch - loại bỏ photoresist còn dư và tạp chất

Sau etching, photoresist đã hoàn thành nhiệm vụ và cần được loại bỏ. Đồng thời, bề mặt wafer còn dư các hạt bụi nano, ion kim loại, và các sản phẩm phụ phản ứng - nếu để lại sẽ làm hỏng các bước tiếp theo. Đây là vai trò của Ashing & Cleaning.

Ashing · "Tro hóa"

Dùng plasma O₂ "đốt" lớp photoresist còn lại, biến nó thành CO₂ và H₂O bay đi. Gọi là "ashing" vì photoresist gốc carbon - đốt sạch chỉ còn lại "tro" khí.

Wet Cleaning · Làm sạch ướt (RCA Clean)

Wafer được ngâm tuần tự qua các dung dịch: SC1 (NH₄OH + H₂O₂) - loại bỏ hạt hữu cơ; SC2 (HCl + H₂O₂) - loại bỏ ion kim loại; HF dilute - bóc lớp oxide tự nhiên. Đây là quy trình kinh điển do RCA Laboratories phát triển từ 1965.[21]

Một wafer hiện đại có thể trải qua hơn 100 chu kỳ làm sạch trong toàn bộ quá trình sản xuất - nước siêu sạch (ultrapure water - UPW) dùng tại nhà máy chip còn tinh khiết hơn nước uống đóng chai cả triệu lần. Thiết bị tiêu biểu: CELLESTA-i - hệ làm sạch đơn wafer của TEL, hỗ trợ các quy trình tiên tiến cho nút công nghệ ≤ 10 nm với buồng xử lý đơn wafer cho phép kiểm soát hóa chất chính xác.

Thiết bị TEL · Cleaning

CELLESTA-isingle wafer

06 Front-end · The Loop

The Repetition Loop Vòng lặp - bốn bước trên được lặp đi lặp lại 30-80 lần

Đây là bí mật của ngành bán dẫn: không có một quy trình "duy nhất". Bốn bước Deposition → Lithography → Etching → Cleaning được lặp lại liên tục theo số mask layers của thiết kế, mỗi vòng tạo ra một lớp mới của con chip. Một chip logic hiện đại (5 nm, 3 nm) có khoảng 80-100 mask layers, trong đó 14-28 layer dùng EUV.[22][23] Cụ thể:

~15 lớp transistor

Phần "front-end of line" (FEOL): nguồn (source), máng (drain), cực cổng (gate), kênh dẫn (channel)…

~15 lớp dây nối

Phần "back-end of line" (BEOL): các tầng kim loại đồng nối các transistor lại với nhau, kèm via xuyên tầng.

Hàng nghìn bước, kéo dài 3-5 tháng

Theo Semiconductor Industry Association (SIA), một wafer trải qua tới 1.400 bước đơn lẻ; cycle time front-end trung bình 12 tuần, tới 14-20 tuần cho nút công nghệ tiên tiến. Cộng thêm 6 tuần cho back-end (ATP), tổng lead time có thể lên tới 26 tuần.[5]

Hình 5. Cấu trúc một con chip hoàn chỉnh sau front-end. Tầng dưới cùng là transistor (gate vàng, source/drain xám); phía trên là 3 lớp kim loại M1-M3 nối với nhau qua via (que đứng cam đậm). Chip thật có 12-18 lớp metal.

Front-end → Back-end

Wafer hoàn chỉnh, chuẩn bị đóng gói

07 Back-end · Step 1

Wafer Bonding Liên kết wafer - gắn nhiều wafer chồng lên nhau ở mức nguyên tử

Trong các thiết kế chip hiện đại - đặc biệt là 3D NAND, HBM (High Bandwidth Memory), và CMOS Image Sensor - nhiều wafer chứa transistor được dán chồng lên nhau để tạo thành một mạch tích hợp ba chiều. Đây là kỹ thuật Wafer Bonding.

Hybrid Bonding · Liên kết hỗn hợp

Kỹ thuật tiên tiến nhất: hai wafer được mài siêu phẳng, đặt áp sát nhau, các pad đồng và lớp oxide tự liên kết ở nhiệt độ phòng nhờ lực Van der Waals, rồi nung nhẹ để hoàn tất. Cho phép mật độ liên kết cao (pitch sub-µm, hàng trăm nghìn đến hơn 10⁶ pad/mm²) - không cần solder bumps. Sony tiên phong cho cảm biến ảnh từ 2016.[26] Thiết bị tiêu biểu: Synapse Si - hệ wafer fusion bonding của TEL, kế thừa Synapse S, hỗ trợ cả bonding oxide truyền thống lẫn Cu hybrid bonding[32] trong dây chuyền sản xuất hàng loạt CMOS image sensor và 3D NAND.

Edge Trimming · Cắt mép wafer

Trước khi bonding, mép wafer (vùng có khuyết tật) được tỉa bỏ bằng laser hoặc lưỡi mài để tránh lỗi tại điểm tiếp xúc. Thiết bị tiêu biểu: Ulucus L (laser edge trimming) và phiên bản mới Ulucus LX[32] (12/2024) - sử dụng laser delamination thay cho mài cơ học, giảm ~90% lượng nước siêu sạch tiêu thụ và tăng số chip hữu ích trên mỗi wafer.

TEL Synapse Si wafer fusion bonding system — **Ảnh 7. Synapse Si** · Wafer Fusion Bonding System - hệ bonding vĩnh viễn cho wafer 300 mm, hỗ trợ cả fusion bonding lẫn Cu hybrid bonding cho CMOS image sensor và 3D NAND. Kế thừa từ Synapse S với độ chính xác alignment 3σ < 100 nm. *Image © Tokyo Electron Ltd.*

TEL Ulucus L laser edge trimming system — **Ảnh 8. Ulucus L** · Laser Edge Trimming System - tích hợp công nghệ Coater/Developer của TEL với bộ điều khiển laser tiên tiến. Quy trình laser khô không cần nước siêu sạch. *Image © Tokyo Electron Ltd.*

TEL Ulucus LX laser lift-off system — **Ảnh 9. Ulucus LX** · Extreme Laser Lift-Off System - phát hành 12/2024, thay thế quy trình mài/đánh bóng/etch hóa học truyền thống bằng laser delamination. Giảm hơn 90% nước DI và tái sử dụng silicon thải. *Image © Tokyo Electron Ltd.*

Hình 6. Hybrid bonding của hai wafer. Đường nét đứt đỏ là mặt liên kết - nơi đồng và oxide của hai wafer tự dán vào nhau. TSV (que cam đứng) là "lỗ xuyên silicon" cho tín hiệu điện đi qua giữa hai tầng.

Thiết bị TEL · Bonding

Synapse Siwafer bonding Ulucus L / LXedge trim + laser lift-off

08 Back-end · Step 2

Wafer Probe Testing Kiểm thử die - thử điện từng chip ngay khi còn nằm trên wafer

Trên một wafer 300 mm có thể có hàng trăm tới hàng nghìn chip (gọi là die). Một số chip không tránh khỏi bị lỗi - hạt bụi, lệch lithography, hỏng transistor… Vì đóng gói rất tốn kém, ta phải kiểm thử trước khi đóng gói để loại bỏ chip xấu.

Probe Card · Thẻ kim dò

Một tấm có hàng nghìn kim nhọn (tungsten, độ chính xác vài µm), tiếp xúc đồng thời với các bond pad của một die. Thiết bị thử điện sẽ chạy một loạt test pattern và đo phản hồi.

KGD · Known Good Die

"Die đã biết là tốt" - chip đã vượt qua kiểm thử wafer-level. Ngược lại là defect die, sẽ được đánh dấu bằng mực đen hoặc map điện tử để skip ở bước dicing.

Yield (hiệu suất) là chỉ số quan trọng nhất của một fab - tỷ lệ % die tốt trên một wafer. Nút công nghệ tiên tiến (3 nm, 2 nm) thường khởi đầu với yield chỉ 20-40%, sau nhiều tháng tối ưu mới lên được 80-90%. Thiết bị tiêu biểu: Prexa - wafer prober của TEL (kế thừa Precio từ 8/2021) chạm probe card xuống từng die để đo điện.[1][4] Sau đó các die phức tạp (DRAM, NAND, SoC) được đưa qua Cellcia - hệ multi-cell test cho phép kiểm thử hàng nghìn die song song[2], rút ngắn thời gian test xuống còn vài giây/die.

TEL Prexa next-generation 300mm wafer prober — **Ảnh 10. Prexa** · 300 mm Wafer Prober - wafer prober thế hệ mới của TEL (8/2021), kế thừa series Precio. Hệ thống quang học mới và thuật toán automated giúp giảm error/assist, độ chính xác tiếp xúc XY ±1.5 μm. Hỗ trợ kiểm soát nhiệt và load cao cho DRAM/HBM. *Image © Tokyo Electron Ltd.*

Hình 7. Trái: bản đồ wafer (wafer map) sau test, các ô đỏ là die lỗi. Phải: cận cảnh probe card với hàng nghìn kim tungsten nhấn xuống bond pad của die để chạy test điện. Toàn bộ wafer được test tự động trong vài giờ.

Thiết bị TEL · Test & Probe

Prexawafer prober Cellciamulti-cell test

09 Back-end · Step 3

Wafer Bonding / Debonding for Advanced Packaging Đóng gói cao cấp - gắn tạm wafer lên carrier để mài mỏng và tạo via

Để tạo các chip mỏng hơn cần thiết cho điện thoại, AI accelerator, HBM stack…, wafer phải được mài mỏng mặt sau (back-grinding) từ 775 µm xuống còn 50 µm hoặc mỏng hơn. Nhưng wafer mỏng cực kỳ dễ vỡ - không thể xử lý trực tiếp.

Giải pháp: Temporary Bonding.

Temporary Bonding / Debonding

Wafer thiết bị được dán tạm thời lên một carrier wafer bằng một lớp adhesive đặc biệt. Sau khi đã mài mỏng, tạo TSV, làm RDL… xong, carrier được tách ra bằng laser hoặc dung môi. Đây là kỹ thuật cốt lõi của 2.5D/3D packaging: CoWoS (TSMC), FOWLP, HBM stacking… Thiết bị tiêu biểu: Synapse V - temporary bonder tích hợp coater + baker + bonder trong cùng một hệ; sau khi xử lý xong, Synapse Z Plus đảm nhiệm debonding cơ học[32] (room-temperature) cộng với cleaning device wafer và carrier wafer trong cùng một bước.

TEL Synapse V temporary wafer bonder — **Ảnh 11. Synapse V** · Temporary Wafer Bonder - tích hợp coater + baker + bonder trong một hệ duy nhất. TTV (Total Thickness Variation) của lớp glue dưới 5%. Đoạt giải *Semiconductor of the Year 2012*. *Image © Tokyo Electron Ltd.*

TEL Synapse Z Plus wafer debonder — **Ảnh 12. Synapse Z Plus** · Wafer Debonder - debonding cơ học ở nhiệt độ phòng, kèm cleaning cả device wafer lẫn carrier wafer trong một thiết bị. Có chức năng đặc biệt cho wafer siêu mỏng dưới 50 μm. *Image © Tokyo Electron Ltd.*

RDL · Redistribution Layer

"Lớp tái phân phối" - một mạng dây dẫn được chế tạo trên mặt sau wafer để chuyển vị trí các bond pad của chip ra khu vực rộng hơn, dễ đóng gói hơn. Là yếu tố then chốt trong fan-out wafer-level packaging (FOWLP).

Bumps · Bóng hàn nhỏ

Các "bóng" hàn (solder ball) nhỏ - thường là hợp kim tin-bạc - được tạo trên RDL để sau này hàn xuống package substrate. Đường kính bump giảm dần qua các thế hệ: từ 100 µm → 40 µm → ~15 µm (cho hybrid bonding).

Thiết bị TEL · Temporary Bonding

Synapse V Synapse Z Plus

10 Back-end · Step 4

Inspection & Dicing Kiểm thử cuối & cắt wafer thành chip riêng lẻ

Dicing - Cắt wafer

Wafer được cắt thành các die riêng biệt bằng lưỡi kim cương (mechanical dicing) hoặc laser (stealth dicing - laser cắt ngầm trong silicon, sau đó tách bằng kéo dãn). Trước khi cắt, wafer được dán lên một tấm dicing tape căng trên dicing frame để các die không bay tứ tung.

Inspection - Kiểm thử từng chip

Mỗi die sau khi cắt được kiểm thử quang học (AOI - Automated Optical Inspection) để phát hiện vết nứt, sứt mẻ, hạt bụi. Một số dòng cao cấp còn dùng X-ray inspection để soi cấu trúc bên trong (đặc biệt cho 3D NAND nhiều tầng). Một bước test cuối nữa thường được thực hiện sau khi wafer đã được cắt và đặt trên dicing frame; thiết bị tiêu biểu: WDF 12DP+ - wafer/dicing frame prober của TEL[3], cho phép test điện các die sau khi cắt nhưng trước khi nhặt từng chip vào package, đảm bảo chỉ những die đã chứng minh tốt mới được đóng gói.

Hình 8. Wafer được cắt theo các đường street (đường rộng 50-100 µm để dành chừa giữa các die) thành những con chip riêng lẻ. Inspection sau đó loại bỏ những die bị nứt hoặc lỗi visual.

Thiết bị TEL · Inspection

WDF 12DP+wafer/dicing frame prober

11 Back-end · Step 5

Packaging Đóng gói - gắn die vào vỏ chip để bảo vệ và tạo chân tiếp xúc

Bước cuối: biến die trần thành con chip thương phẩm. Die được gắn lên một package substrate hoặc lead frame, các bond pad được nối điện ra ngoài, rồi toàn bộ được bọc kín bằng nhựa epoxy hoặc gốm để chống ẩm, bụi, va đập.

Die Attach

Dán die xuống substrate bằng die-attach film hoặc kem hàn dẫn nhiệt. Giúp dẫn nhiệt tốt từ chip ra ngoài.

Wire Bonding

Cách truyền thống: dùng sợi vàng 25 µm nối từng bond pad của die ra lead frame. Đơn giản, rẻ, nhưng giới hạn tốc độ.

Flip-Chip / C4

Lật ngược die, hàn trực tiếp các solder bumps xuống substrate. Tốc độ cao, mật độ I/O lớn - chuẩn cho CPU/GPU hiện đại.

Encapsulation / Molding

Bọc kín bằng EMC (Epoxy Molding Compound) hoặc gói gốm - chống ẩm, chống va đập. Đây là phần "vỏ đen" mà ta thấy ở mọi con chip.

Hình 9. Mặt cắt một con chip đã đóng gói (BGA - Ball Grid Array). Die màu xanh nằm giữa, được nối ra package substrate màu xanh lá bằng các sợi vàng (vàng), toàn bộ bọc trong nhựa epoxy đen. Dưới cùng là các bóng hàn để gắn lên bo mạch chính.

12 The End Result

Sản phẩm cuối - bốn loại chip trong smartphone Cùng một quy trình, bốn vai trò khác nhau

Cùng một quy trình Front-end + Back-end ở trên, tùy thiết kế mạch (mask set) khác nhau, sẽ tạo ra bốn họ chip chính mà mọi smartphone đều cần - như sơ đồ TEL minh họa:

CMOS Image Sensor

Photo · Movie input

Cảm biến hình ảnh - biến ánh sáng (photon) thành tín hiệu điện. Sony IMX, Samsung ISOCELL là các dòng nổi tiếng. Chip 2 wafer xếp chồng (stacked CIS).[26]

DRAM

Working memory

Bộ nhớ làm việc - lưu dữ liệu tạm khi chip đang chạy. Big Three (SK Hynix, Samsung, Micron) chiếm ~93% thị trường toàn cầu. Năm 2025, SK Hynix lần đầu vượt Samsung (sau 33 năm) nhờ ưu thế HBM cho AI.[11]

Logic / SoC

Data processing

CPU, GPU, NPU - bộ xử lý chính. Apple A-series, Qualcomm Snapdragon, MediaTek Dimensity. Chế tạo bởi TSMC/Samsung ở nút 5nm/3nm/2nm.

3D NAND Flash

Storage memory

Bộ nhớ lưu trữ - giữ ảnh, video, app khi tắt máy. Hiện đã đạt 321 tầng xếp chồng theo chiều đứng (SK Hynix, mass production từ 2025); Samsung đang phát triển 400+ tầng.[7][8] Big Four: Samsung V-NAND, SK Hynix, Kioxia/WD, Micron.

Bốn loại chip này, cộng với một loạt chip chuyên dụng (PMIC, RF, audio codec, sensors…), kết hợp lại trong một chiếc điện thoại để tạo ra trải nghiệm số mà chúng ta dùng hàng ngày. Mỗi chiếc smartphone hiện đại chứa khoảng 25-30 con chip silicon - và mỗi con đều phải đi qua quy trình bạn vừa đọc.

13 Reference

Glossary - Bảng thuật ngữ Tra nhanh các thuật ngữ tiếng Anh thường dùng

ALDAtomic Layer Deposition

Lắng đọng từng lớp nguyên tử - phương pháp deposition siêu chính xác, mỗi chu kỳ thêm đúng 1 lớp nguyên tử. Bắt buộc cho nút ≤ 7nm.

ALEAtomic Layer Etching

Ăn mòn từng lớp nguyên tử - bản đối ngẫu của ALD. Dùng cho các nút công nghệ tiên tiến cần độ chính xác nguyên tử.

BGABall Grid Array

Loại đóng gói chip có một lưới các bóng hàn dưới đáy thay cho chân kim loại - phổ biến cho IC mật độ cao.

BEOLBack-End Of Line

Phần "cuối dây chuyền" của front-end - gồm tất cả lớp dây nối kim loại (interconnect) phía trên transistor.

CMPChemical Mechanical Planarization

Mài hóa cơ học - kết hợp dung dịch hóa chất với đầu mài để làm phẳng bề mặt wafer ở cấp độ nguyên tử sau mỗi lớp.

CVDChemical Vapor Deposition

Lắng đọng hơi hóa học - bơm khí tiền chất vào buồng nóng, khí phản ứng tạo màng rắn trên wafer.

DieTấm chip

Một con chip riêng lẻ, đã được cắt khỏi wafer. Số nhiều: dies hoặc dice.

DRAMDynamic Random Access Memory

Bộ nhớ động truy cập ngẫu nhiên - bộ nhớ chính của máy tính, mất dữ liệu khi tắt nguồn.

DUVDeep Ultraviolet

Tia cực tím sâu, bước sóng 193 nm (ArF) hoặc 248 nm (KrF). Dùng cho lithography ở nút ≥ 7nm.

EUVExtreme Ultraviolet

Tia cực tím cực đoan, bước sóng 13.5 nm. Cho phép lithography xuống tới 2nm. Máy chỉ do ASML sản xuất.

FabFabrication facility

Nhà máy sản xuất chip. Một fab hiện đại chi phí 10-30 tỷ USD để xây dựng.

FEOLFront-End Of Line

Phần "đầu dây chuyền" của front-end - các bước tạo transistor (source, drain, gate, channel).

FinFETFin Field-Effect Transistor

Transistor có cực gate bao quanh một "vây" silicon - kiến trúc transistor 3D phổ biến từ nút 22nm tới 5nm.

GAAGate-All-Around

Transistor với gate bao quanh kênh dẫn hoàn toàn (4 mặt). Kế thừa FinFET ở nút ≤ 3nm. Còn gọi là nanosheet.[23]

HBMHigh Bandwidth Memory

Bộ nhớ băng thông cao - DRAM xếp chồng nhiều tầng (8 hoặc 12 die) qua TSV. Dùng cho GPU AI (NVIDIA H100, B100).

ICIntegrated Circuit

Mạch tích hợp - nhiều thành phần điện tử kết hợp trên một mảnh silicon. Đồng nghĩa với "chip".

KGDKnown Good Die

Die đã được kiểm thử và xác định là tốt - sẵn sàng cho bước packaging.

Mask / ReticlePhotomask

Tấm thạch anh có hoa văn chrome mang mẫu mạch. Mỗi lớp của chip cần một mask riêng. Theo SemiAnalysis & IBS, bộ mask cho nút 5 nm có giá 15-30 triệu USD, nút 3 nm có thể tới ~40 triệu USD.[10]

NodeProcess Node

"Nút công nghệ" - đo độ nhỏ của transistor (7nm, 5nm, 3nm…). Càng nhỏ càng nhanh, càng tiết kiệm điện. Lưu ý: tên node hiện chỉ là marketing, không phản ánh kích thước thật.

PhotoresistChất cảm quang

Polymer thay đổi tính chất khi tiếp xúc UV. Là vật liệu trung gian để truyền mẫu mạch xuống wafer.

RDLRedistribution Layer

Lớp tái phân phối - mạng dây dẫn trên mặt sau wafer giúp chuyển vị trí các bond pad ra khu vực rộng hơn.

RIEReactive Ion Etching

Ăn mòn ion phản ứng - phương pháp dry etching dùng plasma vừa hóa học vừa vật lý.

SoCSystem on Chip

Hệ thống trên chip - tích hợp CPU, GPU, NPU, ISP, modem… vào một die duy nhất. Tất cả chip điện thoại đều là SoC.

Stepper / ScannerMáy quang khắc

Thiết bị chiếu UV qua mask để in mẫu mạch lên wafer. Stepper "step & expose"; scanner quét dài hơn cho chip lớn.

TSVThrough-Silicon Via

Lỗ kim loại xuyên qua wafer silicon, dẫn tín hiệu điện từ mặt trước sang mặt sau. Cốt lõi của 3D IC và HBM.

WaferĐĩa silicon

Đĩa silicon đơn tinh thể, đường kính chuẩn 300mm, dày 0.775mm. Là "phôi" để sản xuất hàng trăm chip.

YieldHiệu suất

Tỷ lệ % die tốt trên một wafer. Chỉ số sống còn của fab - chênh 1% yield có thể là hàng trăm triệu USD.

14 References

Tài liệu tham khảo

Các con số ngành bán dẫn (giá thiết bị, market share, layer count) thay đổi nhanh - để cập nhật mới nhất, tra trực tiếp ASML Investor Relations, Counterpoint Research, hoặc TrendForce.

Nguồn ngành - Trade Publications & Company Pages

Tokyo Electron Ltd., "Test Prexa™ Series." [Online]. Available: https://www.tel.com/product/prexa.html. [Accessed: May 7, 2026].
Tokyo Electron Ltd., "Test Cellcia™ Series." [Online]. Available: https://www.tel.com/product/cellcia.html. [Accessed: May 7, 2026].
Tokyo Electron Ltd., "Test WDF™ Series." [Online]. Available: https://www.tel.com/product/wdf.html. [Accessed: May 7, 2026].
Tokyo Electron Ltd., "Tokyo Electron Introduces Prexa™, the Next-Generation 300mm Wafer Prober," TEL News Room, Aug. 30, 2021. [Online]. Available: https://www.tel.com/news/product/2021/20210830_001.html. [Accessed: May 7, 2026].
Semiconductor Industry Association, "Chipmakers Are Ramping Up Production to Address Semiconductor Shortage. Here's Why that Takes Time." [Online]. Available: https://www.semiconductors.org/chipmakers-are-ramping-up-production-.... [Accessed: May 7, 2026].
Taiwan Semiconductor Manufacturing Co., "Advanced Logic Technologies for Mobile Devices." [Online]. Available: https://www.tsmc.com/english/dedicatedFoundry/technology/platform_smartphone_tech_advancedTech. [Accessed: May 7, 2026].
TechInsights, "3D NAND Technology Roadmap." [Online]. Available: https://www.techinsights.com/blog/3d-nand-technology-roadmap. [Accessed: May 7, 2026].
A. Klotz, "SK hynix announces production of its 321-layer NAND flash - shipments will start in the first half of 2025," Tom's Hardware, Nov. 21, 2024. [Online]. Available: https://www.tomshardware.com/pc-components/storage/sk-hynix-announces-production-of-its-321-layer-nand-flash-.... [Accessed: May 7, 2026].
A. Shilov, "ASML's High-NA chipmaking tool will cost $380 million - the company already has orders for '10 to 20' machines and is ramping up production," Tom's Hardware, Feb. 13, 2024. [Online]. Available: https://www.tomshardware.com/tech-industry/manufacturing/asmls-high-na-chipmaking-tool-will-cost-dollar380-million-.... [Accessed: May 7, 2026].
SemiAnalysis, "The Dark Side of the Semiconductor Design Renaissance - Fixed Costs Soaring Due To Photomask Sets, Verification, and Validation," Jul. 24, 2022. [Online]. Available: https://newsletter.semianalysis.com/p/the-dark-side-of-the-semiconductor. [Accessed: May 7, 2026].
KED Global, "SK Hynix beats Samsung to become global No.1 DRAM maker," Apr. 9, 2025. [Online]. Available: https://www.kedglobal.com/korean-chipmakers/newsView/ked202504090006. [Accessed: May 7, 2026].
Renesas Electronics, "Semiconductor Device Manufacturing Process, Challenges and Opportunities," Renesas Blog. [Online]. Available: https://www.renesas.com/en/blogs/semiconductor-device-manufacturing-process-challenges-and-opportunities. [Accessed: May 7, 2026].
Semiconductor Engineering, online publication. [Online]. Available: https://semiengineering.com/. [Accessed: May 7, 2026].
SemiWiki, online community. [Online]. Available: https://semiwiki.com/. [Accessed: May 7, 2026].

Bách khoa toàn thư mở - Wikipedia tham khảo nhanh

"Semiconductor device fabrication," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Semiconductor_device_fabrication. [Accessed: May 7, 2026].
"Photolithography," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Photolithography. [Accessed: May 7, 2026].
"Extreme ultraviolet lithography," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Extreme_ultraviolet_lithography. [Accessed: May 7, 2026].
"Atomic layer deposition," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Atomic_layer_deposition. [Accessed: May 7, 2026].
"Chemical vapor deposition," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Chemical_vapor_deposition. [Accessed: May 7, 2026].
"Etching (microfabrication)," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Etching_(microfabrication). [Accessed: May 7, 2026].
"RCA clean," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/RCA_clean. [Accessed: May 7, 2026].
"5 nm process," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/5_nm_process. [Accessed: May 7, 2026].
"3 nm process," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/3_nm_process. [Accessed: May 7, 2026].
"Wafer (electronics)," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Wafer_(electronics). [Accessed: May 7, 2026].
"Multiple patterning," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Multiple_patterning. [Accessed: May 7, 2026].
"Through-silicon via," Wikipedia, the Free Encyclopedia. [Online]. Available: https://en.wikipedia.org/wiki/Through-silicon_via. [Accessed: May 7, 2026].

Sách giáo trình - Textbooks

S. Wolf and R. N. Tauber, Silicon Processing for the VLSI Era, 4 vols. Sunset Beach, CA, USA: Lattice Press, 1986-2002.
J. D. Plummer, M. D. Deal, and P. B. Griffin, Silicon VLSI Technology: Fundamentals, Practice and Modeling. Upper Saddle River, NJ, USA: Prentice Hall, 2000.

Trang sản phẩm thiết bị Tokyo Electron bổ sung cho [1-4]

Tokyo Electron Ltd., "Deposition TELINDY™ Series." [Online]. Available: https://www.tel.com/product/telindy.html. [Accessed: May 7, 2026].
Tokyo Electron Ltd., "Coater/Developer LITHIUS™ Series." [Online]. Available: https://www.tel.com/product/lithius.html. [Accessed: May 7, 2026].
Tokyo Electron Ltd., "Etch Tactras™ Series." [Online]. Available: https://www.tel.com/product/tactras.html. [Accessed: May 7, 2026].
Tokyo Electron Ltd., "3D Integration Synapse™/Ulucus™ Series." [Online]. Available: https://www.tel.com/product/synapse-ulucus.html. [Accessed: May 7, 2026].

Lưu ý về cập nhật số liệu

Các con số trong ngành bán dẫn (giá EUV, layer count NAND, market share DRAM, mask cost) thay đổi theo từng quý. Để có số liệu mới nhất, hãy tra trực tiếp: ASML Investor Relations (asml.com/en/investors), Counterpoint Research (counterpointresearch.com), TrendForce (trendforce.com), IBS reports (international-business-strategies.com).

TS. Đặng Minh Tuấn · Viện trưởng Viện CMC ATI · Trưởng Khoa Điện tử & Viễn thông, Trường Đại học CMC

Email: dmtuan1@cmc.com.vn

Tài liệu được biên soạn dựa trên sơ đồ Semiconductor Manufacturing Process của Tokyo Electron (TEL). Nội dung kỹ thuật được đối chiếu với 32 nguồn tham khảo liệt kê tại mục References, định dạng theo chuẩn IEEE.