#01. HƯỚNG DẪN THIẾT KẾ CHIP SỐ

Mục tiêu tài liệu

Tài liệu này hướng dẫn từng bước quy trình thiết kế một chip số hoàn chỉnh — từ viết mã RTL (Register Transfer Level) đến tạo file GDSII (file layout vật lý để đưa vào sản xuất chip). Cụ thể:

• Hiểu lý thuyết nền tảng về mạch đếm 8-bit (counter) — một module cơ bản trong thiết kế số
• Nắm được toàn bộ quy trình RTL-to-GDSII gồm 78 bước tự động hóa
• Biết cách cài đặt môi trường và chạy demo thực tế trên máy tính cá nhân
• Đọc hiểu các kết quả phân tích: timing, power, DRC, LVS
• Sử dụng hoàn toàn công cụ mã nguồn mở (OpenLane 2, Sky130 PDK) — miễn phí 100%

Đối tượng

Kiến thức cần chuẩn bị

Để tiếp thu tài liệu này hiệu quả nhất, bạn nên có nền tảng ở các mảng kiến thức sau:

Lưu ý: Nếu bạn chưa biết SystemVerilog, đừng lo — tài liệu giải thích từng dòng code. Phần giới thiệu ngôn ngữ ngay bên dưới sẽ giúp bạn nắm nhanh cú pháp cơ bản.

SystemVerilog — Ngôn ngữ thiết kế chip hiện đại

SystemVerilog (IEEE 1800) là ngôn ngữ mô tả phần cứng (HDL) được sử dụng rộng rãi nhất trong ngành bán dẫn hiện nay. Nó kế thừa từ Verilog và bổ sung nhiều tính năng mạnh mẽ cho cả thiết kế lẫn kiểm thử.

Ví dụ nhanh: Counter 8-bit bằng SystemVerilog

module counter (
  input  logic       clk,      // Xung nhịp
  input  logic       reset,    // Reset đồng bộ
  input  logic       enable,   // Cho phép đếm
  output logic [7:0] count     // Giá trị đếm (0-255)
);

  // always_ff = mô tả logic tuần tự (flip-flop)
  always_ff @(posedge clk) begin
    if (reset)
      count <= 8'h00;         // Reset → đếm về 0
    else if (enable)
      count <= count + 1;     // Enable → đếm lên 1
  end

endmodule

Giải thích cú pháp chính

Tài nguyên học SystemVerilog

Gợi ý lộ trình: Đọc ChipVerify để nắm cú pháp cơ bản (2-3 ngày) → Làm theo tài liệu này → Quay lại học sâu verification khi cần.

Cách sử dụng tài liệu

Thiết kế mẫu

Toàn bộ tài liệu sử dụng thiết kế mẫu 8-bit Counter (bộ đếm 8-bit) làm ví dụ xuyên suốt. Đây là module đủ đơn giản để người mới hiểu được, nhưng đủ đầy đủ để trải qua mọi bước trong quy trình thiết kế chip thực tế: synthesis, floorplan, placement, routing, timing analysis, DRC/LVS signoff.

Mục lục

Mục tím = nội dung Simulation & Verification (mới bổ sung)

8-bit Counter là một mạch số đếm từ 0 đến 255 (2⁸ − 1). Mỗi xung clock, giá trị đếm tăng lên 1. Khi đạt 255 (11111111), chu kỳ tiếp sẽ quay về 0 (overflow). Đây là một trong những module cơ bản nhất trong thiết kế số.

1.1 Cấu tạo

1.2 Sơ đồ logic bên trong

1.3 Hoạt động theo xung Clock

Tại mỗi cạnh lên (posedge) của clock, mạch thực hiện 1 trong 3 hành động:

1.4 Chuỗi đếm và Overflow

8 bit = 2⁸ = 256 giá trị (0 đến 255). Khi vượt 255, counter quay về 0:

1.5 Tại sao "8-bit"?

1.6 Các tín hiệu (Ports)

1.7 Ứng dụng thực tế

1.8 Ánh xạ sang SystemVerilog

Mỗi phần của nguyên lý tương ứng với code RTL:

module counter (
    input  logic       clk,     // ← Xung nhịp (100MHz trong demo)
    input  logic       rst_n,   // ← Reset active-low (async)
    input  logic       en,      // ← Enable điều khiển đếm/dừng
    output logic [7:0] count   // ← 8-bit output (0–255)
);
                                     // ┌ posedge clk  = cạnh lên clock
    always_ff @(posedge clk or negedge rst_n) begin  // └ negedge rst_n = async reset
        if (!rst_n)                  // ← rst_n=0: RESET
            count <= 8'b0;           //    tất cả 8 flip-flop → 0
        else if (en)                 // ← en=1: ĐẾM
            count <= count + 1;      //    bộ cộng +1, kết quả vào DFF
                                     // ← en=0: GIỮ (không có else → giữ nguyên)
    end

endmodule

Lưu ý về công nghệ chế tạo

Toàn bộ quy trình trong tài liệu này sử dụng công cụ mã nguồn mở (OpenLane, Yosys, OpenROAD, Magic...). Các công cụ này hoạt động tốt với các PDK mã nguồn mở hiện có:

Với các node tiên tiến (28nm, 7nm, 5nm, 3nm...) dùng trong chip thương mại (Apple, Qualcomm, NVIDIA), cần PDK thương mại từ TSMC, Samsung, Intel và công cụ EDA thương mại (Synopsys, Cadence, Siemens EDA) có giá hàng trăm nghìn đến hàng triệu USD/năm. Tuy nhiên, quy trình thiết kế (design flow) là giống nhau — kiến thức bạn học ở 130nm hoàn toàn áp dụng được khi chuyển sang node nhỏ hơn.

Diễn giải từng khâu trong quy trình

Mục tím = các bước mô phỏng/kiểm thử xen kẽ trong quy trình. Trong thực tế, kỹ sư thường quay lại bước trước nếu phát hiện lỗi — đây là quy trình lặp (iterative), không phải một chiều.

Hướng dẫn cài đặt từ đầu trên Ubuntu 24.04 LTS (hoặc tương đương). Toàn bộ toolchain là open-source và miễn phí.

Kiến trúc Toolchain

Sơ đồ tổng quan các thành phần trên HOST và trong Docker container:

3.1 Yêu cầu hệ thống

💻 Dành cho người dùng Windows — Cài đặt WSL2

Nếu bạn dùng Windows 10 (build 19041+) hoặc Windows 11, bạn có thể chạy toàn bộ toolchain thông qua WSL2 (Windows Subsystem for Linux). Sau khi cài WSL2 với Ubuntu, các bước tiếp theo hoàn toàn giống trên Ubuntu native.

Bước W1 — Bật WSL2

Mở PowerShell với quyền Administrator và chạy:

# Cài WSL2 + Ubuntu 24.04 (một lệnh duy nhất)
wsl --install -d Ubuntu-24.04

# Nếu đã có WSL1, nâng cấp lên WSL2:
wsl --set-default-version 2

# Khởi động lại máy tính sau khi cài xong

Bước W2 — Cấu hình tài nguyên cho WSL2

Tạo file C:\Users\<username>\.wslconfig để cấp đủ tài nguyên cho EDA tools:

# File: C:\Users\<username>\.wslconfig
[wsl2]
memory=12GB          # Cấp ít nhất 8GB, khuyến nghị 12-16GB
processors=6         # Số CPU cores
swap=4GB             # Swap space
localhostForwarding=true

Sau khi tạo/sửa file, chạy wsl --shutdown rồi mở lại Ubuntu để áp dụng.

Bước W3 — Mở Ubuntu và cập nhật

Mở Ubuntu 24.04 từ Start Menu (hoặc gõ wsl trong terminal). Lần đầu sẽ yêu cầu tạo username/password.

# Cập nhật hệ thống
sudo apt update && sudo apt upgrade -y

# Kiểm tra phiên bản Ubuntu
lsb_release -a
# → Ubuntu 24.04 LTS

Bước W4 — Cài Docker Desktop (khuyến nghị)

Trên Windows, nên dùng Docker Desktop thay vì docker.io trong WSL:

# 1. Tải Docker Desktop từ: https://www.docker.com/products/docker-desktop/
# 2. Cài đặt → bật tùy chọn "Use WSL 2 based engine"
# 3. Vào Settings → Resources → WSL Integration
#    → Bật "Enable integration with my default WSL distro"
#    → Bật Ubuntu-24.04

# Kiểm tra trong WSL:
docker --version
docker run hello-world

✔ Sau khi hoàn thành các bước trên, tiếp tục từ mục 3.2 bên dưới. Tất cả lệnh giống hệt Ubuntu native.

3.2 Bước 1 — Cài đặt packages hệ thống

Cập nhật hệ thống và cài các công cụ cơ bản.

# Cập nhật package list
sudo apt update && sudo apt upgrade -y

# Cài đặt các tools cơ bản
sudo apt install -y \
    git \
    python3 \
    python3-venv \
    python3-pip \
    python3-tk \
    build-essential \
    curl \
    wget

3.3 Bước 2 — Cài đặt Docker

OpenLane 2 chạy các EDA tools (Yosys, OpenROAD, Magic, Netgen, KLayout) bên trong Docker container. Đây là thành phần bắt buộc.

# Cài Docker
sudo apt install -y docker.io

# Thêm user hiện tại vào group docker (để chạy không cần sudo)
sudo usermod -aG docker $USER

# QUAN TRỌNG: Logout rồi login lại để group có hiệu lực
# Hoặc chạy lệnh sau để áp dụng ngay:
newgrp docker

# Kiểm tra Docker hoạt động
docker run hello-world

3.4 Bước 3 — Cài đặt EDA tools cho simulation

Các tools này chạy trực tiếp trên host (không qua Docker), dùng để viết RTL, chạy simulation, và xem waveform.

# Verilator: lint checking + fast simulation
sudo apt install -y verilator

# Icarus Verilog: RTL simulation, tạo file VCD waveform
sudo apt install -y iverilog

# GTKWave: xem waveform từ file VCD
sudo apt install -y gtkwave

# Yosys: synthesis (cũng có trong Docker, nhưng cài host để dùng nhanh)
sudo apt install -y yosys

# Graphviz: vẽ schematic từ Yosys (yosys "show" command)
sudo apt install -y graphviz xdot

Kiểm tra versions:

verilator --version   # Verilator 5.020+
iverilog -V           # Icarus Verilog 12.0+
yosys --version       # Yosys 0.33+
gtkwave --version     # GTKWave 3.3+

3.5 Bước 4 — Cài đặt OpenLane 2

OpenLane 2 là framework Python điều phối toàn bộ flow RTL→GDSII. Cài trong virtual environment để không ảnh hưởng hệ thống.

# Tạo virtual environment
python3 -m venv ~/openlane-env

# Kích hoạt venv
source ~/openlane-env/bin/activate

# Cài OpenLane 2
pip install --upgrade pip
pip install openlane

# Kiểm tra
openlane --version
# Output: OpenLane v2.3.10

3.6 Bước 5 — Cài đặt Sky130 PDK

Sky130 là Process Design Kit miễn phí từ Google/SkyWater, công nghệ 130nm. Chứa thông tin về standard cells, timing, layout rules.

# Kích hoạt venv (nếu chưa)
source ~/openlane-env/bin/activate

# Tìm revision phù hợp với phiên bản OpenLane đã cài
cat ~/openlane-env/lib/python3.12/site-packages/openlane/open_pdks_rev
# Output: 0fe599b2afb6708d281543108caf8310912f54af

# Tải và enable Sky130 PDK
volare enable --pdk sky130 0fe599b2afb6708d281543108caf8310912f54af

# Quá trình tải ~500MB, bao gồm:
#   - sky130_fd_sc_hd: High-Density standard cells
#   - sky130_fd_sc_hvl: High-Voltage standard cells
#   - sky130_fd_io: IO cells
#   - sky130_fd_pr: Primitive devices
#   - sky130_sram_macros: SRAM macros

PDK được lưu tại: ~/.volare/volare/sky130/versions/<revision>/sky130A/

3.7 Bước 6 — Tải Docker image OpenLane (tùy chọn)

Lần chạy đầu tiên, OpenLane sẽ tự động pull Docker image (~2GB). Có thể pull trước để tiết kiệm thời gian.

# Pull trước Docker image
docker pull ghcr.io/efabless/openlane2:2.3.10

# Kiểm tra image đã tải
docker images | grep openlane

3.8 Bước 7 — VS Code Extensions (khuyến nghị)

Nếu dùng VS Code làm editor, cài các extensions sau để hỗ trợ thiết kế chip.

# Cài tất cả extensions bằng CLI:
code --install-extension teros-technology.teroshdl
code --install-extension eirikpre.systemverilog
code --install-extension mshr-h.veriloghdl
code --install-extension wavetrace.wavetrace

3.9 Bước 8 — Python packages phụ trợ (tùy chọn)

Các package để tạo report, vẽ hình, xử lý dữ liệu thiết kế.

# Kích hoạt venv
source ~/openlane-env/bin/activate

# Matplotlib: vẽ waveform, biểu đồ
pip install matplotlib

# KLayout đã được cài cùng OpenLane (klayout Python module)
# Dùng để render layout GDSII thành hình ảnh
python3 -c "import klayout; print('KLayout OK')"

3.10 Kiểm tra toàn bộ môi trường

Chạy script dưới đây để xác nhận mọi thứ đã cài đúng:

#!/bin/bash
echo "=== System Check ==="
echo -n "OS:         "; lsb_release -d | cut -f2
echo -n "RAM:        "; free -h | awk '/Mem/{print $2}'
echo -n "Disk free:  "; df -h / | awk 'NR==2{print $4}'

echo ""
echo "=== Docker ==="
echo -n "Docker:     "; docker --version 2>/dev/null || echo "NOT INSTALLED"
echo -n "Permission: "; docker ps &>/dev/null && echo "OK" || echo "FAILED (run: sudo usermod -aG docker $USER)"

echo ""
echo "=== EDA Tools ==="
echo -n "Verilator:  "; verilator --version 2>/dev/null | head -1 || echo "NOT INSTALLED"
echo -n "Iverilog:   "; iverilog -V 2>/dev/null | head -1 || echo "NOT INSTALLED"
echo -n "Yosys:      "; yosys --version 2>/dev/null || echo "NOT INSTALLED"
echo -n "GTKWave:    "; which gtkwave &>/dev/null && echo "OK" || echo "NOT INSTALLED"

echo ""
echo "=== OpenLane ==="
source ~/openlane-env/bin/activate 2>/dev/null
echo -n "OpenLane:   "; python3 -c "import openlane; print(openlane.__version__)" 2>/dev/null || echo "NOT INSTALLED"
echo -n "KLayout:    "; python3 -c "import klayout; print('OK')" 2>/dev/null || echo "NOT INSTALLED"

echo ""
echo "=== Sky130 PDK ==="
PDK_PATH=$(find ~/.volare -name "sky130A" -type d 2>/dev/null | head -1)
if [ -n "$PDK_PATH" ]; then
    echo "PDK path:   $PDK_PATH"
    echo -n "HD cells:   "; ls "$PDK_PATH/libs.ref/sky130_fd_sc_hd/lef/" 2>/dev/null | wc -l; echo " LEF files"
else
    echo "PDK:        NOT INSTALLED"
fi

echo ""
echo "=== Docker Image ==="
docker images ghcr.io/efabless/openlane2 --format "{{.Tag}} ({{.Size}})" 2>/dev/null || echo "NOT PULLED"

Hướng dẫn từng bước để chạy demo 8-bit counter từ RTL đến GDSII. Giả sử đã cài đặt xong môi trường theo Section 15.

4.1 Bước 1 — Tạo thư mục project

mkdir -p ~/projects/chip_demo
cd ~/projects/chip_demo

4.2 Bước 2 — Viết RTL (counter.sv)

Tạo file counter.sv với nội dung:

module counter (
    input  logic       clk,
    input  logic       rst_n,
    input  logic       en,
    output logic [7:0] count
);

    always_ff @(posedge clk or negedge rst_n) begin
        if (!rst_n)
            count <= 8'b0;
        else if (en)
            count <= count + 1;
    end

endmodule

4.3 Bước 3 — Viết Testbench (tb_counter.sv)

Tạo file tb_counter.sv với nội dung:

module tb_counter;

    logic       clk, rst_n, en;
    logic [7:0] count;

    counter dut (.*);   // auto-connect ports cùng tên

    initial clk = 0;
    always #5 clk = ~clk;   // Clock 10ns (100MHz)

    initial begin
        $dumpfile("counter.vcd");
        $dumpvars(0, tb_counter);

        rst_n = 0; en = 0;     // Reset
        #20;
        rst_n = 1; en = 1;     // Bắt đầu đếm
        #500;
        en = 0;                // Dừng đếm
        #50;
        en = 1;                // Đếm tiếp
        #200;
        $display("Final count = %0d", count);
        $finish;
    end

endmodule

4.4 Bước 4 — Chạy Simulation

Mô phỏng để kiểm tra RTL đúng logic trước khi synthesis.

# Compile
iverilog -g2012 -o counter_sim counter.sv tb_counter.sv

# Chạy simulation
vvp counter_sim
# Output: Final count = 70

# Xem waveform (nếu có GUI)
gtkwave counter.vcd &

# Hoặc xem trong VS Code với extension WaveTrace:
# Mở file counter.vcd trong VS Code

4.5 Bước 5 — Xem Schematic (tùy chọn)

Dùng Yosys để tạo sơ đồ nguyên lý trước và sau synthesis.

# RTL schematic (trước synthesis)
yosys -p "read_verilog -sv counter.sv; hierarchy -top counter; proc; opt; \
  show -format png -prefix schematic counter"

# Gate-level schematic (sau synthesis)
yosys -p "read_verilog -sv counter.sv; hierarchy -top counter; proc; opt; \
  flatten; synth -top counter; \
  show -format png -prefix synth_schematic counter"

# Kết quả: schematic.png và synth_schematic.png

4.6 Bước 6 — Tạo config OpenLane (config.json)

File cấu hình cho OpenLane. Đây là các tham số tối thiểu.

{
    "DESIGN_NAME":         "counter",
    "VERILOG_FILES":       ["dir::counter.sv"],
    "CLOCK_PORT":          "clk",
    "CLOCK_PERIOD":        10.0,
    "FP_CORE_UTIL":        50,
    "PL_TARGET_DENSITY_PCT": 60,
    "DIE_AREA":            "0 0 100 100",
    "FP_SIZING":           "absolute"
}

4.7 Bước 7 — Chạy OpenLane RTL→GDSII

Đây là bước chính — chạy toàn bộ 78 bước từ RTL đến GDSII.

# Kích hoạt venv
source ~/openlane-env/bin/activate

# Di chuyển vào thư mục project
cd ~/projects/chip_demo

# Chạy OpenLane (lần đầu sẽ pull Docker image ~2GB)
docker run --rm \
  -v $HOME:$HOME \
  -v $HOME/.volare:$HOME/.volare \
  -e PDK_ROOT=$HOME/.volare \
  -e PDK=sky130A \
  -w $(pwd) \
  ghcr.io/efabless/openlane2:2.3.10 \
  openlane --pdk sky130A config.json

# Thời gian: ~1-3 phút cho design nhỏ
# Kết quả nằm trong: runs/RUN_<timestamp>/

4.8 Bước 8 — Kiểm tra kết quả

Xem các file output và metrics.

# Tìm thư mục kết quả (thay <timestamp> bằng giá trị thực)
RUN_DIR=$(ls -td runs/RUN_* | head -1)

# Xem metrics tổng hợp
python3 -c "
import json
with open('$RUN_DIR/final/metrics.json') as f:
    content = f.read().replace('Infinity', '\"Inf\"')
    m = json.loads(content)
print(f'Cells:        {m[\"design__instance__count\"]}')
print(f'Area:         {m[\"design__instance__area\"]} um2')
print(f'Setup slack:  {m[\"timing__setup__ws\"]:.3f} ns')
print(f'Hold slack:   {m[\"timing__hold__ws\"]:.3f} ns')
print(f'Power:        {m[\"power__total\"]*1000:.3f} mW')
print(f'Wirelength:   {m[\"route__wirelength\"]} um')
print(f'DRC errors:   {m[\"magic__drc_error__count\"]}')
print(f'LVS errors:   {m[\"design__lvs_error__count\"]}')
"

# Liệt kê output files
ls $RUN_DIR/final/
# Các thư mục quan trọng:
#   gds/     → file GDSII (gửi fab)
#   lef/     → Layout Exchange Format
#   nl/      → gate-level netlist
#   sdf/     → timing delay annotation
#   spef/    → parasitic data
#   spice/   → SPICE netlist

4.9 Bước 9 — Xem layout GDSII

Render file GDSII thành hình ảnh bằng KLayout Python.

# Kích hoạt venv
source ~/openlane-env/bin/activate

# Render GDSII ra PNG
python3 -c "
import klayout.db as db
from klayout.lay import LayoutView

layout = db.Layout()
RUN_DIR = '$(ls -td runs/RUN_* | head -1)'
layout.read(f'{RUN_DIR}/final/gds/counter.gds')

lv = LayoutView()
lv.show_layout(layout, True)
lv.max_hier()
lv.zoom_fit()
lv.save_image('layout.png', 1200, 1200)
print('Saved layout.png')
"

# Mở hình: xdg-open layout.png (GUI) hoặc xem trong VS Code

4.10 Lỗi thường gặp & cách khắc phục

4.11 Bước tiếp theo

Sau khi chạy thành công demo counter, thử các bài tập nâng cao:

Functional simulation using Icarus Verilog. The counter starts at 0, counts up when EN=1, pauses when EN=0, and resumes when EN=1 again. Final value: 70.

Simulation waveform - CLK (10ns), RST_N, EN, COUNT[7:0]

Hiểu về Mô phỏng RTL (RTL Simulation)

Mô phỏng RTL là bước đầu tiên và quan trọng nhất trong quy trình verification. Đây là mô phỏng zero-delay (không có trễ) — chỉ kiểm tra logic đúng/sai, chưa quan tâm timing.

Các lệnh mô phỏng chi tiết

Quy trình 3 bước: Compile → Run → View waveform

Bước 1: Compile với Icarus Verilog

# -g2012: bật chuẩn SystemVerilog (IEEE 1800-2012)
# -o: chỉ định file output (simulation binary)
# Liệt kê tất cả source files: RTL + testbench
iverilog -g2012 -o counter_sim counter.sv tb_counter.sv

Bước 2: Chạy Simulation

# vvp = Verilog Virtual Processor (runtime engine)
# Sẽ tạo file counter.vcd (Value Change Dump)
vvp counter_sim

Bước 3: Xem Waveform

# GTKWave — công cụ xem waveform mã nguồn mở
gtkwave counter.vcd &

# Hoặc dùng WaveTrace extension trong VS Code
# (cài từ VS Code Marketplace, mở file .vcd trực tiếp)

Testbench tự kiểm tra (Self-checking) — Tự động kiểm tra kết quả

Thay vì xem waveform bằng mắt, hãy viết testbench tự kiểm tra. Đây là kỹ năng bắt buộc trong verification chuyên nghiệp.

module tb_counter_selfcheck;
  logic clk, rst_n, en;
  logic [7:0] count;
  integer errors = 0;
  logic [7:0] expected;

  // Instantiate DUT
  counter dut (.clk(clk), .rst_n(rst_n), .en(en), .count(count));

  initial clk = 0;
  always #5 clk = ~clk;

  // Task kiểm tra giá trị
  task check(input [7:0] exp, input string msg);
    if (count !== exp) begin
      $error("FAIL: %s — got %0d, expected %0d at %0t",
             msg, count, exp, $time);
      errors++;
    end
  endtask

  initial begin
    // Test 1: Reset
    rst_n = 0; en = 0;
    #20;
    check(0, "Reset");

    // Test 2: Count up
    rst_n = 1; en = 1;
    expected = 0;
    repeat(10) begin
      @(posedge clk); #1;
      expected++;
      check(expected, "Count up");
    end

    // Test 3: Pause
    en = 0;
    repeat(5) @(posedge clk);
    #1;
    check(expected, "Pause");

    // Kết quả
    if (errors == 0) $display("*** TEST PASSED ***");
    else $display("*** TEST FAILED: %0d errors ***", errors);
    $finish;
  end
endmodule

Định dạng Waveform: VCD vs FST

VCD (Value Change Dump) là chuẩn IEEE nhưng file rất lớn. FST là định dạng nén của GTKWave, nhỏ hơn 10-50x.

# Convert VCD → FST (nhỏ hơn nhiều lần)
vcd2fst counter.vcd counter.fst

# Mở FST trong GTKWave
gtkwave counter.fst &

Hướng dẫn đọc Waveform cho người mới

Waveform (dạng sóng) là công cụ debug trực quan nhất trong thiết kế số. Dưới đây là hướng dẫn cách đọc và phân tích waveform với GTKWave.

1. Các dạng tín hiệu cơ bản

2. Cách đọc waveform Counter 8-bit

Cách đọc: Ban đầu count = X (chưa reset). Khi reset = 1, count = 00. Khi enable = 1, count tăng 01, 02, 03... tại mỗi cạnh lên clock.

3. Checklist debug waveform

4. Phím tắt GTKWave hữu ích

5. Lỗi thường gặp khi đọc waveform

Verification là gì? — Tại sao chiếm >60% effort

Trong ngành chip, verification (kiểm thử) chiếm hơn 60% tổng thời gian và nhân lực phát triển. Một chip lỗi sau khi tape-out có thể gây thiệt hại hàng triệu USD — nên phải kiểm tra kỹ trước khi sản xuất.

SystemVerilog Assertions (SVA) — Cơ bản

Assertions là các điều kiện phải đúng được nhúng vào design hoặc testbench. Khi vi phạm → báo lỗi ngay lập tức, giúp phát hiện bug sớm.

Immediate Assertions (kiểm tra tại thời điểm)

// Kiểm tra reset: count phải = 0 khi rst_n = 0
always @(posedge clk) begin
  if (!rst_n)
    assert (count == 8'b0)
    else $error("Reset failed: count=%0d", count);
end

Concurrent Assertions (kiểm tra qua nhiều chu kỳ)

// Property: count tăng 1 khi enabled
property p_count_increment;
  @(posedge clk) disable iff (!rst_n)
  (en && count < 8'hFF) |=> (count == $past(count) + 1);
endproperty
assert property (p_count_increment)
  else $error("Count did not increment");

// Property: count giữ nguyên khi disabled
property p_count_stable;
  @(posedge clk) disable iff (!rst_n)
  (!en) |=> (count == $past(count));
endproperty
assert property (p_count_stable)
  else $error("Count changed when disabled");

Code Coverage — Đo độ bao phủ kiểm thử

Coverage đo bao nhiêu % code đã được kiểm tra. Nếu coverage thấp → còn nhiều trường hợp chưa test → có thể có bug ẩn.

Chạy Coverage với Verilator

# Compile với coverage enabled
verilator --cc --exe --build \
  --coverage \
  -Wno-fatal \
  counter.sv tb_counter_verilator.cpp

# Chạy simulation (tạo file coverage.dat)
./obj_dir/Vcounter

# Xem báo cáo coverage
verilator_coverage --annotate coverage_report/ coverage.dat

# Mở file annotated để xem dòng nào chưa được test
cat coverage_report/counter.sv

Constrained-Random Verification — Kiểm thử ngẫu nhiên có ràng buộc

Với design phức tạp, viết test case thủ công không thể phủ hết mọi trường hợp. Constrained-random tạo input ngẫu nhiên nhưng tuân theo các ràng buộc hợp lệ.

// Simple constrained-random testbench cho counter
module tb_counter_random;
  logic clk, rst_n, en;
  logic [7:0] count;
  integer errors = 0;
  logic [7:0] expected = 0;

  counter dut (.clk(clk), .rst_n(rst_n), .en(en), .count(count));
  initial clk = 0;
  always #5 clk = ~clk;

  initial begin
    $dumpfile("counter_random.vcd");
    $dumpvars(0, tb_counter_random);

    // Reset
    rst_n = 0; en = 0;
    #20; rst_n = 1;

    // 1000 chu kỳ ngẫu nhiên
    repeat(1000) begin
      @(posedge clk);
      en    = $urandom_range(0, 1);
      // 3% xác suất reset ngẫu nhiên
      rst_n = ($urandom_range(0, 99) < 3) ? 0 : 1;
    end

    $display("Random test done — %0d errors", errors);
    $finish;
  end
endmodule

Công cụ Verification — So sánh Open-source vs Thương mại

Tài liệu này tập trung vào công cụ open-source, nhưng khi làm việc trong công ty bạn sẽ gặp các tool thương mại.

Design for Test (DFT) — Thiết kế hỗ trợ kiểm thử chip thật

DFT là các kỹ thuật thiết kế giúp kiểm tra chip sau khi sản xuất. Không có DFT, không thể biết chip silicon có lỗi sản xuất hay không.

Scan Chain trong OpenLane/OpenROAD

# OpenLane hỗ trợ scan insertion tự động
# Cấu hình trong config.json:
{
  "SCAN_CHAIN_ENABLE": 1,
  "SCAN_CHAIN_COUNT": 1
}

# Sau synthesis, Yosys thay DFF → Scan DFF
# sky130_fd_sc_hd__sdfrtp (scan D flip-flop with reset)
# Thêm ports: scan_in, scan_out, scan_enable

Clock Domain Crossing (CDC) — Vấn đề multi-clock

Khi design có nhiều clock domain (ví dụ: clock CPU 500MHz + clock bus 100MHz), tín hiệu truyền qua ranh giới clock domain có thể gây metastability — flip-flop rơi vào trạng thái không xác định.

Ví dụ: 2-FF Synchronizer

// Đồng bộ tín hiệu 1 bit từ clk_a sang clk_b
module sync_2ff (
  input  logic clk_b, rst_n,
  input  logic data_in,   // từ clock domain A
  output logic data_out   // đồng bộ sang clock domain B
);
  logic meta;  // FF1: có thể metastable

  always_ff @(posedge clk_b or negedge rst_n) begin
    if (!rst_n) begin
      meta     <= 1'b0;
      data_out <= 1'b0;
    end else begin
      meta     <= data_in;   // FF1: capture (may go metastable)
      data_out <= meta;       // FF2: resolve metastability
    end
  end
endmodule

Công cụ CDC Analysis

Công việc của Verification Engineer trong thực tế

Verification Engineer (VE) là vai trò chiếm số lượng kỹ sư nhiều nhất trong team thiết kế chip. Dưới đây là các hoạt động chính hàng ngày.

Pre-synthesis behavioral schematic generated by Yosys. Shows high-level RTL constructs: $adffe (flip-flop with async reset + enable) and $add (8-bit adder).

Post-synthesis gate-level netlist after technology mapping to Sky130 standard cells. The design was mapped to 138 cells including DFFs, buffers, and combinational logic.

Gate-Level Simulation là gì?

Sau khi synthesis (Yosys), RTL code được chuyển thành netlist gồm các gate thực tế từ thư viện Sky130. Gate-level simulation kiểm tra xem quá trình synthesis có giữ đúng chức năng hay không.

Chạy Gate-Level Simulation với Icarus Verilog

Cần 3 thành phần: synthesized netlist + Sky130 cell models + testbench.

# 1. Xác định đường dẫn file netlist sau synthesis
ls runs/RUN_*/results/synthesis/counter.synthesis.v

# 2. Xác định đường dẫn Sky130 cell simulation models
CELL_MODELS="$PDK_ROOT/sky130A/libs.ref/sky130_fd_sc_hd/verilog"

# 3. Compile gate-level simulation
iverilog -g2012 \
  -o counter_gl_sim \
  -DFUNCTIONAL \
  -DUNIT_DELAY="#1" \
  -I $CELL_MODELS \
  $CELL_MODELS/primitives.v \
  $CELL_MODELS/sky130_fd_sc_hd.v \
  runs/RUN_*/results/synthesis/counter.synthesis.v \
  tb_counter_gl.sv

# 4. Chạy simulation
vvp counter_gl_sim

# 5. Xem waveform và so sánh với RTL simulation
gtkwave counter_gl.vcd &

Gate-Level Testbench — Khác biệt với RTL Testbench

Testbench cho gate-level cần: reset lâu hơn (chờ X settle), tolerance cho timing, và xử lý tín hiệu X.

`timescale 1ns/1ps

module tb_counter_gl;
  logic clk, rst_n, en;
  logic [7:0] count;

  // Instantiate gate-level netlist
  counter dut (
    .clk(clk), .rst_n(rst_n), .en(en), .count(count)
  );

  initial clk = 0;
  always #5 clk = ~clk;

  initial begin
    $dumpfile("counter_gl.vcd");
    $dumpvars(0, tb_counter_gl);

    // Reset lâu hơn RTL sim (chờ X propagation settle)
    rst_n = 0; en = 0;
    #100;  // 100ns thay vì 20ns

    rst_n = 1; en = 1;
    #500;
    en = 0; #50;
    en = 1; #200;

    $display("GL sim — Final count = %0d", count);
    $finish;
  end
endmodule

So sánh RTL vs Gate-Level Simulation

Phân tích IR Drop

Final routed layout with all 36 mask layers. Standard cells are placed in rows with signal routing on metal layers between them.

GDSII Layout - 36 layers, 898 um total wirelength, 270 vias

Post-Layout Simulation là gì?

Sau Place & Route, các parasitic (R, C) từ dây nối thực tế được trích xuất. SDF (Standard Delay Format) chứa delay chính xác của mỗi gate và interconnect. Đây là mô phỏng chính xác nhất trước khi sản xuất chip.

Trích xuất SDF từ OpenLane

OpenLane/OpenROAD tự động tạo file SDF cho nhiều PVT corners sau khi hoàn thành routing.

# Các file SDF được tạo tự động sau P&R
ls runs/RUN_*/results/final/sdf/

# Typical corner (25°C, 1.80V)
runs/RUN_*/results/final/sdf/nom_tt_025C_1v80/counter.sdf

# Slow corner (100°C, 1.60V) — worst-case setup
runs/RUN_*/results/final/sdf/nom_ss_100C_1v60/counter.sdf

# Fast corner (-40°C, 1.95V) — worst-case hold
runs/RUN_*/results/final/sdf/nom_ff_n40C_1v95/counter.sdf

# Xem nội dung SDF (ví dụ)
head -30 runs/RUN_*/results/final/sdf/nom_tt_025C_1v80/counter.sdf
# (IOPATH clk Q (0.215:0.215:0.215) (0.178:0.178:0.178))

Chạy Timing Simulation với SDF Back-Annotation

# Dùng netlist sau P&R (final netlist)
NETLIST="runs/RUN_*/results/final/verilog/gl/counter.v"
SDF="runs/RUN_*/results/final/sdf/nom_tt_025C_1v80/counter.sdf"
CELL_MODELS="$PDK_ROOT/sky130A/libs.ref/sky130_fd_sc_hd/verilog"

# Compile timing simulation
iverilog -g2012 \
  -o counter_sdf_sim \
  -I $CELL_MODELS \
  $CELL_MODELS/primitives.v \
  $CELL_MODELS/sky130_fd_sc_hd.v \
  $NETLIST \
  tb_counter_sdf.sv

# Chạy simulation
vvp counter_sdf_sim

# Xem waveform — sẽ thấy delay thực tế
gtkwave counter_sdf.vcd &

Testbench với SDF Annotation

`timescale 1ns/1ps

module tb_counter_sdf;
  logic clk, rst_n, en;
  logic [7:0] count;

  counter dut (.clk(clk), .rst_n(rst_n), .en(en), .count(count));

  // SDF back-annotation
  initial begin
    $sdf_annotate("runs/RUN_*/results/final/sdf/nom_tt_025C_1v80/counter.sdf", dut);
  end

  initial clk = 0;
  always #5 clk = ~clk;

  initial begin
    $dumpfile("counter_sdf.vcd");
    $dumpvars(0, tb_counter_sdf);
    rst_n = 0; en = 0;
    #100;
    rst_n = 1; en = 1;
    #500;
    en = 0; #50;
    en = 1; #200;
    $display("SDF sim — Final count = %0d", count);
    $finish;
  end
endmodule

STA vs Timing Simulation

Ba cấp độ mô phỏng — Tổng kết

Multi-Corner Timing Summary

Static Timing Analysis across 9 PVT corners. All corners pass with zero violations.

Critical Path (nom_tt_025C_1v80)

Clock Tree

STA là gì? — Khái niệm cốt lõi

Static Timing Analysis (STA) phân tích tất cả đường dữ liệu (timing path) trong chip mà không cần chạy mô phỏng. STA kiểm tra xem dữ liệu có đến đúng thời điểm tại mỗi flip-flop hay không, dựa trên hai ràng buộc cơ bản: Setup Time và Hold Time.

Slack, WNS & TNS

Slack > 0: PASS (MET)  |  Slack < 0: FAIL (VIOLATED) — chip không hoạt động đúng ở tần số mục tiêu.

Bắt buộc PASS — Tapeout Blocker TAPEOUT BLOCKER

Những kiểm tra sau BẮT BUỘC phải PASS trên TẤT CẢ PVT corners trước khi gửi fab. Nếu còn vi phạm, chip sẽ KHÔNG hoạt động đúng.

Vi phạm Signal Integrity — Kiểm tra bởi OpenSTA

Ngoài setup/hold, OpenSTA còn kiểm tra các vi phạm signal integrity. Đây không trực tiếp gây lỗi chức năng, nhưng làm giảm độ tin cậy và có thể gây timing failure gián tiếp.

Trong design counter 8-bit này, tất cả 3 kiểm tra đều PASS (0 violations) — xem bảng Signoff ở Mục 13.

Phân tích Multi-Corner PVT

Chip phải hoạt động đúng trong mọi điều kiện vận hành. Biến thiên trong quá trình sản xuất (Process), điện áp (Voltage), và nhiệt độ (Temperature) tạo ra các “corner” — trường hợp cực trị phải kiểm tra.

Worst-case Corner cho từng loại check

Đây là lý do chạy STA trên 9 corners (3 parasitic × 3 PVT): để đảm bảo chip hoạt động đúng trong MỌI điều kiện vận hành.

Clock & các vấn đề liên quan

Clock là “nhịp tim” của chip. Mọi bất thường trong phân phối clock đều ảnh hưởng trực tiếp đến timing.

Chiến lược Timing Closure

Tìm tắt chiến lược xử lý các vấn đề timing thường gặp. Chi tiết config parameters xem ở Mục 16.

Đọc hiểu Timing Report

Hãy quay lại xem Critical Path report ở trên và hiểu từng phần. Dưới đây là giải thích chi tiết từng dòng:

Power Breakdown (nom_tt_025C_1v80)

Công suất chip — Các thành phần cơ bản

Tổng công suất tiêu thụ của chip gồm hai phần chính: Dynamic Power (tiêu thụ khi hoạt động) và Static Power (tiêu thụ ngay cả khi không chuyển mạch).

Dynamic Power — Công thức & Yếu tố ảnh hưởng

Dynamic power chiếm 99.97% tổng công suất trong design này. Đây là thành phần chính cần tối ưu.

Nhận xét: V_DD ảnh hưởng mạnh nhất (bình phương). Giảm điện áp 10% → giảm dynamic power ~19%.

Static / Leakage Power — Tại sao quan trọng?

Trong design Sky130 (130nm) này, leakage chỉ chiếm ~0%. Nhưng ở công nghệ tiên tiến hơn, leakage trở thành vấn đề nghiêm trọng.

Leakage theo công nghệ

Giải pháp: Multi-V_th cells (HVT cho path không critical, LVT cho path critical), Power Gating (tắt nguồn module không dùng).

Các vấn đề Power cần lưu ý

Công suất không chỉ ảnh hưởng đến pin/battery. Power quá cao gây ra hàng loạt vấn đề vật lý nghiêm trọng.

Chiến lược tối ưu Power

Các kỹ thuật phổ biến để giảm công suất tiêu thụ, sắp xếp theo mức độ hiệu quả.

Ưu tiên cho người mới: Viết RTL “clock-gating friendly” (dùng if (enable) thay vì MUX) → tool synthesis tự động chèn clock gate — đây là cách đơn giản nhất và hiệu quả nhất.

Đọc hiểu Power Report

Hãy quay lại bảng Power Breakdown ở trên và hiểu ý nghĩa từng nhóm:

Detailed Signoff Results

Signoff là gì? — Cổng cuối trước Tapeout

Signoff là bước kiểm tra cuối cùng và bắt buộc trước khi gửi GDSII cho nhà máy (foundry) để sản xuất. Chip được sản xuất sẽ không thể sửa — một lỗi bị bỏ sót nghĩa là phải respin (thiết kế lại + fab lại), tốn hàng triệu USD và hàng tháng delay.

DRC — Design Rule Check

DRC kiểm tra layout tuân thủ design rules của foundry — các ràng buộc vật lý đảm bảo chip có thể được sản xuất thành công bằng quy trình lithography.

LVS — Layout vs Schematic

LVS so sánh layout vật lý (GDSII) với netlist logic (gate-level) để đảm bảo chúng tương đương nhau. Nếu không khớp → chip được sản xuất sẽ khác với thiết kế.

Trong design này: 0 device / 0 net / 0 pin mismatches — layout hoàn toàn khớp netlist. Tool: Netgen (open-source LVS engine cho Sky130).

Antenna Effect & các check bổ sung

Antenna effect là hiện tượng đặc thù trong quy trình sản xuất chip, không liên quan đến “ăng-ten” thu sóng.

Các check bổ sung

Vi phạm thường gặp & cách xử lý

Trong OpenLane, hầu hết các vi phạm được tự động fix. Bảng dưới liệt kê các trường hợp cần can thiệp thủ công.

Signoff trong thực tế — So sánh Academic vs Industry

OpenLane flow là phiên bản đơn giản hóa. Trong industry, signoff phức tạp hơn nhiều.

Lưu ý: Foundry (TSMC, Samsung, Intel) cung cấp signoff runset — bộ rule files chỉ tương thích với tool thương mại. Dù OpenLane pass hết, khi dùng PDK thương mại bạn vẫn cần chạy lại signoff bằng tool foundry-certified.

Debug Waveform với GTKWave

GTKWave là công cụ xem waveform mã nguồn mở mạnh mẽ nhất. Một số tips giúp debug hiệu quả hơn.

# Lưu session để không phải thêm signals lại
# (GTKWave tự lưu khi dùng File → Write Save File)
gtkwave counter.vcd session.gtkw

# Mở FST (nhanh hơn VCD cho file lớn)
gtkwave counter.fst &

Assertion-Based Debug — Bind Construct

Dùng bind để gắn assertions vào DUT mà không sửa RTL code — rất hữu ích khi debug.

// File: counter_assertions.sv
// Module chứa assertions — tách riêng khỏi RTL
module counter_assertions (
  input logic clk, rst_n, en,
  input logic [7:0] count
);
  // Overflow check: 0xFF + 1 = 0x00
  property p_overflow;
    @(posedge clk) disable iff (!rst_n)
    (count == 8'hFF && en) |=> (count == 8'h00);
  endproperty
  assert property (p_overflow);

  // Reset check
  property p_reset;
    @(posedge clk)
    (!rst_n) |=> (count == 8'h00);
  endproperty
  assert property (p_reset);
endmodule

// Trong testbench — bind assertions vào DUT:
bind counter counter_assertions chk (.*);
// (.*) = tự kết nối tất cả ports cùng tên

Verilator — Mô phỏng hiệu suất cao

Verilator biên dịch Verilog/SystemVerilog thành C++ code, sau đó compile bằng GCC/Clang. Nhanh hơn Icarus Verilog 10-100x, lý tưởng cho regression testing.

# Cài đặt Verilator
sudo apt install verilator

# Lint check (không cần testbench)
verilator --lint-only -Wall counter.sv

# Compile cho simulation với trace
verilator --cc --exe --build   --trace   -Wno-fatal   counter.sv   tb_counter_verilator.cpp

# Chạy simulation
./obj_dir/Vcounter

# Xem trace
gtkwave counter_trace.vcd &

Verilator C++ Testbench

Verilator dùng C++ testbench thay vì SystemVerilog testbench. Đây là testbench đầy đủ cho counter:

// File: tb_counter_verilator.cpp
#include "Vcounter.h"
#include "verilated.h"
#include "verilated_vcd_c.h"

int main(int argc, char** argv) {
    Verilated::commandArgs(argc, argv);
    Vcounter* dut = new Vcounter;

    // Trace setup
    Verilated::traceEverOn(true);
    VerilatedVcdC* tfp = new VerilatedVcdC;
    dut->trace(tfp, 99);
    tfp->open("counter_trace.vcd");

    int time = 0;

    // Reset (10 cycles)
    dut->rst_n = 0; dut->en = 0;
    for (int i = 0; i < 20; i++) {
        dut->clk = !dut->clk;
        dut->eval(); tfp->dump(time++);
    }

    // Count (50 cycles)
    dut->rst_n = 1; dut->en = 1;
    for (int i = 0; i < 100; i++) {
        dut->clk = !dut->clk;
        dut->eval(); tfp->dump(time++);
    }

    printf("Final count = %d\n", dut->count);
    tfp->close();
    delete dut;
    return 0;
}

So sánh hiệu suất các công cụ mô phỏng

Design Specifications

LINT — Kiểm tra mã nguồn RTL (Steps 01–04)

Verilator kiểm tra chất lượng code trước khi synthesis. Phát hiện lỗi cú pháp, warnings, và các timing construct không synthesizable.

SYNTHESIS — Tổng hợp logic (Steps 05–09)

Yosys chuyển đổi RTL (behavioral) thành gate-level netlist sử dụng các standard cells của Sky130.

PRE-FLOORPLAN — Chuẩn bị trước floorplan (Steps 10–12)

Kiểm tra các ràng buộc thiết kế và chạy STA lần đầu làm baseline.

FLOORPLAN — Tạo khung chip (Steps 13–22)

Xác định kích thước die, core area, chèn tap/endcap cells, và tạo Power Distribution Network.

PLACEMENT — Đặt cells (Steps 23–33)

Global placement tìm vị trí tối ưu cho 138 cells, sau đó detailed placement snap vào lưới.

CTS — Clock Tree Synthesis (Steps 34–37)

Xây dựng cây clock từ pin clk đến 8 flip-flops. Chèn clock buffers để cân bằng skew.

ROUTING — Đi dây (Steps 38–50)

Global routing tìm đường đi tổng quát, detailed routing gán vào track cụ thể. Tổng: 898µm wirelength, 270 vias.

POST-ROUTE — Hoàn thiện sau routing (Steps 51–55)

Chèn fill cells, trích xuất parasitic, STA cuối cùng và phân tích IR drop.

GDSII EXPORT — Xuất file fab (Steps 56–58)

Xuất file GDSII để gửi nhà sản xuất (foundry). Magic và KLayout xuất độc lập để cross-verify.

SIGNOFF — Xác nhận chất lượng (Steps 59–74)

Kiểm tra toàn diện: DRC, LVS, antenna, timing, overlap. Tất cả phải PASS trước khi gửi fab.

Trong 78 bước của OpenLane, người thiết kế có thể can thiệp ở nhiều mức độ khác nhau. Dưới đây là hướng dẫn cụ thể sửa gì, ở đâu, bằng cách nào.

1. RTL Design — Viết mã nguồn (Steps 01–09)

Mức độ: TOÀN QUYỀN — Đây là nơi người thiết kế quyết định chức năng chip. Chiếm 60–70% thời gian.

if (up_down)
    count <= count + 1;
else
    count <= count - 1;

output logic overflow
...
assign overflow = (count == 8'hFF);

2. SDC Constraints — Ràng buộc timing (Step 10)

Mức độ: QUAN TRỌNG NHẤT — SDC quyết định mục tiêu timing của toàn bộ design.

create_clock -name clk -period 10.0 [get_ports clk]
# Period 10ns = 100MHz. Giảm xuống 5.0 để target 200MHz

set_input_delay 2.0 -clock clk [get_ports {rst_n en}]
set_output_delay 2.0 -clock clk [get_ports {count[*]}]
# Delay từ/đến thế giới bên ngoài. Ảnh hưởng setup/hold slack

set_false_path -from [get_ports rst_n]
# Loại bỏ reset khỏi timing analysis — không cần meet timing

set_multicycle_path 2 -setup -from [get_pins slow_reg/Q]
# Cho phép path này 2 chu kỳ clock thay vì 1

set_clock_uncertainty 0.25 [get_clocks clk]
# Margin cho jitter + skew. Tăng lên để an toàn hơn

set_max_transition 0.5 [current_design]
set_max_capacitance 0.2 [current_design]
# Giới hạn slew và cap để đảm bảo signal integrity

3. Synthesis — Chiến lược tổng hợp (Steps 05–09)

Mức độ: CONFIG — Tuning qua tham số trong config.json hoặc viết Yosys script riêng.

// Trong config.json:
"SYNTH_STRATEGY": "DELAY 0"

"SYNTH_MAX_FANOUT": 6
// Giảm xuống để tăng tốc độ (nhiều buffer hơn)

"SYNTH_SCRIPT": "dir::custom_synth.tcl"
# Trong custom_synth.tcl:
read_verilog -sv counter.sv
hierarchy -top counter
proc; opt; fsm; opt
techmap; opt
abc -D 10000 -liberty sky130.lib
opt_clean

4. Floorplan — Định hình chip (Steps 13–22)

Mức độ: CONFIG + SCRIPT — Định nghĩa kích thước, vị trí macro, và power grid.

"DIE_AREA": "0 0 200 200"
// x0 y0 x1 y1 (µm). Tăng lên nếu routing congestion

"FP_CORE_UTIL": 50
// Cao quá → routing khó. Thấp quá → chip lớn

# pin_order.cfg:
#N    ← cạnh trên
count\[0\]
count\[1\]
count\[2\]
count\[3\]

#S    ← cạnh dưới
clk
rst_n
en

#E    ← cạnh phải
count\[4\]
count\[5\]
count\[6\]
count\[7\]

"FP_PIN_ORDER_CFG": "dir::pin_order.cfg"

"FP_PDN_HPITCH": 153.6,   // khoảng cách ngang giữa straps
"FP_PDN_VPITCH": 153.18,  // khoảng cách dọc
"FP_PDN_HWIDTH": 1.6,     // độ rộng strap ngang
"FP_PDN_VWIDTH": 1.6,     // độ rộng strap dọc
"FP_PDN_HSPACING": 1.7,   // spacing giữa strap cùng layer
// Tăng density straps nếu IR drop cao

# macro_placement.cfg:
sram_inst 50 50 N    // tên x y hướng

"MACRO_PLACEMENT_CFG": "dir::macro_placement.cfg"

5. Placement — Tối ưu vị trí cells (Steps 23–33)

Mức độ: CONFIG — Tuning mật độ, repair strategy.

"PL_TARGET_DENSITY_PCT": 60
// Cao → cells xích lại gần nhau, wirelength ngắn nhưng congestion tăng
// Thấp → cells trải đều, dễ routing nhưng wirelength dài

"PL_RESIZER_HOLD_SLACK_MARGIN": 0.1
// Tăng lên 0.2–0.3 nếu hold slack quá sát 0

"PL_RESIZER_MAX_WIRE_LENGTH": 500
// Giảm xuống nếu có long wire violations

6. Clock Tree Synthesis (Steps 34–37)

Mức độ: CONFIG — Chọn buffer, giới hạn skew.

"CTS_CLK_BUFFER_LIST": "sky130_fd_sc_hd__clkbuf_4 sky130_fd_sc_hd__clkbuf_8 sky130_fd_sc_hd__clkbuf_16"
// Chỉ dùng buffer lớn để giảm skew

"CTS_HOLD_SLACK_MARGIN": 0.15
// Margin cho hold buffer insertion sau CTS
// Tăng nếu vẫn có hold violations ở signoff

7. Routing — Đi dây (Steps 38–50)

Mức độ: CONFIG — Điều chỉnh routing strategy và khắc phục congestion.

"GRT_ADJUSTMENT": 0.3
// 0.0 = dùng hết capacity
// 0.5 = dự trữ 50% capacity. Tăng khi gặp DRC routing

"GRT_OVERFLOW_ITERS": 80 // mặc định 50

"DRT_OPT_ITERS": 128 // mặc định 64

"RT_MIN_LAYER": "met1"
"RT_MAX_LAYER": "met4"
// Giữ met5 riêng cho power straps

"DIODE_ON_PORTS": "in"
"GRT_ANTENNA_ITERS": 10
// Tự động chèn diode và reroute

8. Post-Route & Signoff (Steps 51–74)

Mức độ: REVIEW + FIX — Đọc report, xác định vấn đề, quay lại sửa ở bước trước.

// Xem critical path:
cat runs/*/54-openroad-stapostpnr/nom_tt_025C_1v80/ws.max.rpt

// Xem chi tiết DRC:
cat runs/*/62-magic-drc/*.rpt

9. OpenROAD — Sử dụng trực tiếp (Interactive Mode)

Trong OpenLane, OpenROAD chạy ngầm. Tuy nhiên, bạn có thể mở OpenROAD trực tiếp để khám phá, debug, hoặc can thiệp thủ công vào design. OpenROAD sử dụng Tcl shell (giống Synopsys ICC2, Cadence Innovus).

Khởi động OpenROAD

# Cách 1: Mở OpenROAD CLI trong Docker container của OpenLane
docker run -it -v $(pwd):/work -w /work \
  efabless/openlane:2.3.10 openroad

# Cách 2: Mở với GUI (cần X11 forwarding)
docker run -it -e DISPLAY=$DISPLAY -v /tmp/.X11-unix:/tmp/.X11-unix \
  -v $(pwd):/work -w /work \
  efabless/openlane:2.3.10 openroad -gui

# Cách 3: Nếu đã cài OpenROAD standalone
openroad          # CLI mode
openroad -gui     # GUI mode

Các lệnh Tcl cơ bản

Ví dụ: Load design sau OpenLane và kiểm tra

# Mở OpenROAD và load kết quả OpenLane để khám phá
openroad

# Đọc thư viện
read_liberty $PDK_ROOT/sky130A/libs.ref/sky130_fd_sc_hd/lib/sky130_fd_sc_hd__tt_025C_1v80.lib
read_lef $PDK_ROOT/sky130A/libs.ref/sky130_fd_sc_hd/techlef/sky130_fd_sc_hd__nom.tlef
read_lef $PDK_ROOT/sky130A/libs.ref/sky130_fd_sc_hd/lef/sky130_fd_sc_hd.lef

# Đọc design đã hoàn thành từ OpenLane
read_def runs/RUN_*/results/final/def/counter.def
read_sdc runs/RUN_*/results/final/sdc/counter.sdc

# Kiểm tra timing
report_checks -path_delay max -format full_clock_expanded
report_checks -path_delay min -format full_clock_expanded
report_tns
report_wns
report_clock_skew

# Kiểm tra design
report_design_area
report_power
report_cell_usage

10. OpenROAD — Can thiệp thủ công

Khi OpenLane chạy tự động không đạt yêu cầu, bạn có thể dừng giữa chừng và can thiệp bằng OpenROAD trực tiếp. Đây là kỹ năng quan trọng của kỹ sư backend.

# Xem path tệ nhất
report_checks -through [get_nets net_name] -fields {slew cap}

# Resize cell lớn hơn (drive mạnh hơn)
resize -cell_name sky130_fd_sc_hd__buf_8

# Kiểm tra lại
report_checks -path_delay max

# Xem hold paths
report_checks -path_delay min

# Repair hold tự động
repair_timing -hold -slack_margin 0.2

# Legalize lại placement
detailed_placement

# Trong GUI: View → Heatmap → Routing

# Tạo placement blockage tại vùng congested
set_placement_padding -masters sky130_fd_sc_hd__mux2_1 \
  -left 2 -right 2

# Chạy lại placement
global_placement -density 0.5
detailed_placement

# Mở GUI
openroad -gui

# Trong GUI:
# 1. Edit → Find → tìm cell instance
# 2. Click chọn cell, chuột phải → Move
# 3. Đặt vào vị trí mới
# 4. detailed_placement (legalize)

# Hoặc bằng Tcl:
set inst [get_cells _123_]
set_property $inst ORIGIN {50.0 25.0}

# Xem cell hiện tại
report_cell_usage

# Swap cell cụ thể sang drive mạnh hơn
swap_cell _098_ sky130_fd_sc_hd__buf_8

# Swap tất cả buf_1 → buf_2 (cẩn thận!)
foreach inst [get_cells -filter "ref_name == sky130_fd_sc_hd__buf_1"] {
  swap_cell $inst sky130_fd_sc_hd__buf_2
}

# Lưu kết quả đã chỉnh sửa
write_def counter_fixed.def
write_verilog counter_fixed.nl.v

# Trong config.json OpenLane, dùng DEF này:
# "FP_DEF_TEMPLATE": "dir::counter_fixed.def"

11. OpenROAD — Đọc Log & Report

Sau mỗi lần chạy OpenLane, kết quả nằm trong runs/RUN_*/. Biết đọc đúng file sẽ giúp bạn nhanh chóng xác định vấn đề và biết cần sửa ở đâu.

Cấu trúc thư mục kết quả

Cách đọc STA Report (quan trọng nhất)

# Xem setup timing (critical path)
cat runs/*/54-openroad-stapostpnr/nom_tt_025C_1v80/ws.max.rpt

Kết quả mẫu:

Startpoint: _109_ (rising edge-triggered flip-flop clocked by clk)
Endpoint:   _115_ (rising edge-triggered flip-flop clocked by clk)
Path Group: clk
Path Type:  max                      ← "max" = setup check

  Delay    Time   Description
---------------------------------------------------------
   0.00    0.00   clock clk (rise edge)
   0.29    0.29   clock network delay (propagated)
            0.29 ^ _109_/CLK (sky130_fd_sc_hd__dfxtp_1)
   0.32    0.61 v _109_/Q              ← Flip-flop output (clock-to-Q)
   0.16    0.77 v _085_/Y              ← Combinational logic cell
   0.21    0.98 ^ _090_/Y              ← Tiếp tục qua logic gates
   0.10    1.08 v _096_/Y
   0.00    1.08 v _115_/D              ← Data arrives at next FF
            1.08   data arrival time   ← ① Thời điểm data đến

   10.00   10.00  clock clk (rise edge)
   0.29   10.29   clock network delay (propagated)
   -0.25  10.04   clock uncertainty
   -0.04  10.00   library setup time   ← Setup requirement
           10.00  data required time   ← ② Thời điểm data phải đến
---------------------------------------------------------
           10.00  data required time
           -1.08  data arrival time
---------------------------------------------------------
            8.92  slack (MET)            ← ② - ① = 8.92ns > 0 → OK!

Các lệnh đọc report hữu ích

# ★ Tóm tắt nhanh: pass hay fail?
cat runs/*/metrics.csv | head -1     # Header
cat runs/*/metrics.csv | tail -1     # Giá trị

# Setup timing (tất cả corners)
grep -r "slack" runs/*/54-openroad-stapostpnr/*/ws.max.rpt

# Hold timing
grep -r "slack" runs/*/54-openroad-stapostpnr/*/ws.min.rpt

# DRC: bao nhiêu lỗi?
grep -c "violation" runs/*/62-magic-drc/*.rpt

# LVS: match hay không?
tail -5 runs/*/68-netgen-lvs/*.rpt

# IR Drop
cat runs/*/55-openroad-irdropreport/*.rpt

# Cell count & area sau synthesis
grep "Number of cells\|Chip area" runs/*/05-yosys-synthesis/*.stat.rpt

# Routing DRC errors (mục tiêu: 0)
grep "Number of violations" runs/*/43-openroad-detailedrouting/*.log | tail -1

Bảng tổng hợp: File nào xem khi nào?

Workflow lặp lại (Iteration)

Thiết kế chip là quá trình lặp. Thường cần 10–30 lần chạy để đạt PPA (Power, Performance, Area) mong muốn.

Synchronous FIFO — Bộ đệm dữ liệu

FIFO (First-In First-Out) là module cơ bản trong mọi SoC — dùng để đệm dữ liệu giữa các module có tốc độ xử lý khác nhau. Đây là bài tập tốt để thực hành sau counter.

module sync_fifo #(
  parameter DEPTH = 8,
  parameter WIDTH = 8
)(
  input  logic             clk, rst_n,
  input  logic             wr_en, rd_en,
  input  logic [WIDTH-1:0]  wr_data,
  output logic [WIDTH-1:0]  rd_data,
  output logic             full, empty
);
  logic [WIDTH-1:0] mem [DEPTH];
  logic [$clog2(DEPTH):0] wr_ptr, rd_ptr;  // Extra bit for full/empty

  assign full  = (wr_ptr[$clog2(DEPTH)] != rd_ptr[$clog2(DEPTH)])
               && (wr_ptr[$clog2(DEPTH)-1:0] == rd_ptr[$clog2(DEPTH)-1:0]);
  assign empty = (wr_ptr == rd_ptr);
  assign rd_data = mem[rd_ptr[$clog2(DEPTH)-1:0]];

  always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      wr_ptr <= 0;
      rd_ptr <= 0;
    end else begin
      if (wr_en && !full) begin
        mem[wr_ptr[$clog2(DEPTH)-1:0]] <= wr_data;
        wr_ptr <= wr_ptr + 1;
      end
      if (rd_en && !empty)
        rd_ptr <= rd_ptr + 1;
    end
  end
endmodule

UART Transmitter — Giao tiếp nối tiếp

UART TX là module giao tiếp nối tiếp cơ bản nhất — chuyển byte thành dạng serial (start + 8 data + stop bits) ở baudrate định sẵn.

module uart_tx #(
  parameter CLK_FREQ  = 100_000_000,  // 100MHz
  parameter BAUD_RATE = 115_200
)(
  input  logic       clk, rst_n,
  input  logic       tx_start,
  input  logic [7:0] tx_data,
  output logic       tx_out,
  output logic       tx_busy
);
  localparam CLKS_PER_BIT = CLK_FREQ / BAUD_RATE;

  typedef enum logic [1:0] {IDLE, START, DATA, STOP} state_t;
  state_t state;
  logic [15:0] clk_cnt;
  logic [2:0]  bit_idx;
  logic [7:0]  shift_reg;

  assign tx_busy = (state != IDLE);

  always_ff @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
      state <= IDLE; tx_out <= 1'b1;
    end else begin
      case (state)
        IDLE: if (tx_start) begin
                shift_reg <= tx_data;
                state <= START; clk_cnt <= 0;
              end
        START: begin
                 tx_out <= 1'b0;  // Start bit
                 if (clk_cnt == CLKS_PER_BIT - 1) begin
                   state <= DATA; clk_cnt <= 0; bit_idx <= 0;
                 end else clk_cnt <= clk_cnt + 1;
               end
        DATA:  begin
                 tx_out <= shift_reg[bit_idx];
                 if (clk_cnt == CLKS_PER_BIT - 1) begin
                   clk_cnt <= 0;
                   if (bit_idx == 7) state <= STOP;
                   else bit_idx <= bit_idx + 1;
                 end else clk_cnt <= clk_cnt + 1;
               end
        STOP:  begin
                 tx_out <= 1'b1;  // Stop bit
                 if (clk_cnt == CLKS_PER_BIT - 1) state <= IDLE;
                 else clk_cnt <= clk_cnt + 1;
               end
      endcase
    end
  end
endmodule

SPI Master — Giao tiếp ngoại vi tốc độ cao

SPI (Serial Peripheral Interface) là giao thức 4 dây phổ biến để giao tiếp với Flash, ADC, DAC, sensor. Phức tạp hơn UART vì có nhiều chế độ (CPOL/CPHA).

// SPI Master skeleton — CPOL=0, CPHA=0 (Mode 0)
module spi_master (
  input  logic       clk, rst_n,
  input  logic       start,
  input  logic [7:0] tx_data,
  output logic [7:0] rx_data,
  output logic       busy,
  // SPI signals
  output logic       sclk, mosi, cs_n,
  input  logic       miso
);
  // Bài tập: implement FSM
  // States: IDLE → CS_LOW → TRANSFER (8 bits) → CS_HIGH → IDLE
  // - SCLK: toggle tạo clock cho slave
  // - MOSI: gửi tx_data[7:0] MSB first
  // - MISO: sample rx_data tại rising edge của SCLK
endmodule

Thuật ngữ thiết kế số & VLSI

Bảng tra cứu nhanh các thuật ngữ chuyên ngành sử dụng trong tài liệu này. Sắp xếp theo nhóm chủ đề.

🔧 Thiết kế & Mô tả phần cứng

⚡ Synthesis & Tối ưu hóa

📐 Physical Design (Backend)

⏱️ Timing & Clock

🔌 Power

🧪 Verification & Simulation

🏭 Manufacturing & Signoff

🔨 DFT (Design for Test)

Sách kinh điển về Thiết kế số & VLSI

Tài nguyên Open-Source & Online